L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

ID 683667
日期 11/11/2021
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文档目录

3.5. 系统接口

TX和RX串行数据

此差分,串行接口是Root Port与Endpoint之间的物理链路。PCIe IP核支持1、2、4、8或者16个通道。支持2.5 GT/s的Gen1,5 GT/s的Gen2和8 GT/s的Gen3。每个通道包括一个TX和RX差分对。数据呈带状分布于所有可用通道。

PIPE

PCIe IP核和PHY间的并行接口。PIPE数据总线为32位。每个通道包含4个控制/数据位以及其它信号。它在串化之前携带TLP数据。仅可用于仿真,并为调试提供更多可见性。

中断

Stratix® 10 Avalon-MM DMA桥可在Interrupt Disable位,Configuration Space Command寄存器的bit[10]设置为1'b0时生成legacy中断。

Avalon-MM桥不生成响应触发事件的MSI。但应用程序可能会导致MSI TLP,即单个DWORD存储器写,由其中一个Avalon-MM从接口生成。

为触发MSI,Application对msi_intfc[63:0]位中显示的地址执行写入,具体为:使用特定MSI编号替换msi_intfc[79:64]位中显示为具有较低位的数据。

应用程序还可实现单个DWORD存储器写的MSI-X TLP。MSI-X Capability结构指向保存在系统存储器中的MSI-X table结构和MSI-X pending bit阵列(PBA)结构。该方案不同于MSI capability结构,其具有针对中断的全部控制和状态信息。

Hard IP Reconfiguration

这个可选的 Avalon® -MM接口允许您在运行时动态更新只读Configuration Space寄存器。在组件GUI中使能Enable dynamic reconfiguration of PCIe read-only registers时,该接口可用。

如果使能PCIe Link Inspector,则不支持通过Hard IP Reconfiguration接口进行访问。Link Inspector只是用Hard IP Reconfiguration接口,Link Inspector和导出到IP顶层的Hard IP Reconfiguration接口之间没有仲裁。

硬核IP状态(Hard IP Status)

此可选接口包括以下可用于调试的信号

  • 链路状态信号
  • 中断状态信号
  • TX和RX奇偶校验错误信号
  • 可纠正和不可纠正的错误信号