L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

ID 683667
日期 11/11/2021
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10.5.11.2. ebfm_log_stop_sim Verilog HDL函数

ebfm_log_stop_sim处理过程停止仿真。

位置

altrpcietb_bfm_log.v

Syntax(句法)

Verilog HDL: return:=ebfm_log_stop_sim(success);

Argument(自变量)

success

设为1时,此过程通过一条表明成功完成的消息来停止仿真。此消息带一个前缀SUCCESS

否则,该处理停止仿真并通过消息表明未成功完成。该消息以FAILURE为前缀。

Return(回送)

始终为0

此值仅应用于Verilog HDL函数。