仅对英特尔可见 — GUID: xae1503692705377
Ixiasoft
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11.2.1. PCIe* Link Inspector硬件
使能 PCIe* Link Inspector时,已生成IP的altera_pcie_s10_hip_ast_pipen1b模块包含 PCIe* Link Inspector,如下图所示。
通过在单独测试PC上运行的System Console驱动 PCIe* Link Inspector。System Console通过Native PHY Debug Master Endpoint(NPDME)连接 PCIe* Link Inspector。使用 Intel® FPGA Download Cable实现该连接。
还可在IP GUI中使能Enable PCIe Link Inspector Avalon® -MM Interface选项,通过Link Inspector Avalon® -MM接口访问PCIe Hard IP,XCVR或PLL块的底层链路状态信息。请参阅使能Link Inspector了解更多详情。使能该选项时,无需使用System Console。显现的pli_avmm_*端口直接连接LTSSM Monitor无需通过NPDME块。
要使用 PCIe* Link Inspector,请使能Hard IP动态重配置和Transceiver动态重配置以及Link Inspector本身。因此,IP将4个时钟(hip_reconfig_clk,xcvr_reconfig_clk,reconfig_pll0_clk和reconfig_pll1_clk)和4个复位(hip_reconfig_rst_n,xcvr_reconfig_reset,reconfig_pll0_reset和reconfig_pll1_reset)导出到IP块符号。这些信号为以下接口提供时钟和复位:
- NPDME模块
- FPLL重配置接口(reconfig_pll0)
- ATXPLL重配置接口(reconfig_pll1)
- 收发器重配置接口(xcvr_reconfig)
- 硬IP重配置接口(hip_reconfig)
当您在 Intel® Stratix® 10-GX Development Kit上运行动态生成的设计实例时,这些信号被自动连接。
如果在您自己的硬件上运行 PCIe* Link Inspector,请确保把上述4个时钟连接到一个最高达到100 MHz的时钟源。此外,请确保上述4个复位连接到正确的复位信号。
生成 PCIe* 设计实例(带有实例化的 PCIe* IP)时,如未使能Link Inspector,则如下接口不会在 PCIe* IP顶层显现:
- FPLL重配置接口(reconfig_pll0)
- ATXPLL重配置接口(reconfig_pll1)
- 收发器重配置接口(xcvr_reconfig)
- Hard IP重配置接口(hip_reconfig)
如果之后要在当前使用的设计中使能Link Inspector,则需要提供一个自由运行的时钟和复位以在 PCIe* IP顶层驱动这些接口。Intel建议重新生成一个已使能Link Inspector的新设计实例。这样,设计实例将包括用于所有重配置接口的自由运行的时钟和复位。