L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

ID 683667
日期 11/11/2021
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7.2.1.3. 高性能Avalon-MM 32位从模块的地址映射

地址映射允许连接突发 Avalon® -MM从模块且地址总线小于64位的 Avalon® -MM主模块访问整个64-bit PCIe* 地址空间。 通过组件GUI的 PCIe* Settings选项卡支持选择地址映射page的数量和大小。此IP最多支持512个地址映射页面。最小页面为48 KB。最大页面为4 GB。
使能地址映射时,从地址总线宽恰好适合所需地址映射页面的大小。禁用地址映射时,Avalon-MM从地址总线被设置为配置期间您在GUI中指定的值。 Avalon® -MM地址依照其在 PCIe* TLP结果中的原样被使用。
地址映射被使能时,Avalon-MM从接口上的突发一定不可跨地址映射页面边界。此限制的含义为:
(address + 32 * burst count) <= (page base address + page size )

地址映射表

可通过ControlStatus寄存器访问地址映射表。地址映射表中的每个条目为64位(8字节)宽并由两个连续寄存器组成。偶数地址控制位[31:0]。奇数地址寄存器控制位[63:32]。 Avalon® -MM地址中的较高位选择地址映射窗口。 Avalon® -MM地址较低位被原样传送到PCIe TLP且在地址映射表中被忽略。

例如,如果配置时将16个地址映射窗口每个都定义为64 KB,则位于地址0x1018和0x101C的寄存器将分别由0x56780000和0x00001234进行编程,突发 Avalon® -MM从接口地址0x39AB0上的读或写事务被转变成为PCIe地址0x0000123456789AB0的存储器读或写TLP访问。

配置期间设置的LSB传送数量将定义page的大小。如果最后产生的PCIe地址中位[63:32]为0,则将按照PCI Express标准要求创建32位宽地址TLP。
表 66.  Avalon-MM-to-PCI Express地址转换表,0x1000–0x1FFF

地址

名称

访问权限

描述

0x1000

A2P_ADDR_MAP_LO0

RW

Avalon-MM-to-PCI Express地址映射条目0的较低位。

0x1004

A2P_ADDR_MAP_HI0

RW

Avalon-MM-to-PCI Express地址映射条目0的较高位。

0x1008

A2P_ADDR_MAP_LO1

RW

Avalon-MM-to-PCI Express地址映射条目1的较低位。

此条目仅在地址转换表条目数大于1时实现。

0x100C

A2P_ADDR_MAP_HI1

RW

Avalon-MM-to-PCI Express地址映射条目1的上层位。

此条目仅在地址转换表条目数大于1时实现。