仅对英特尔可见 — GUID: lbl1440614133596
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10.5.1. ebfm_barwr规程
10.5.2. ebfm_barwr_imm处理过程
10.5.3. ebfm_barrd_wait处理过程
10.5.4. ebfm_barrd_nowt处理过程
10.5.5. ebfm_cfgwr_imm_wait处理过程
10.5.6. ebfm_cfgwr_imm_nowt处理过程
10.5.7. ebfm_cfgrd_wait处理过程
10.5.8. ebfm_cfgrd_nowt处理过程
10.5.9. BFM配置处理过程
10.5.10. BFM共享存储器访问处理过程
10.5.11. BFM日志和消息处理过程
10.5.12. Verilog HDL格式化函数
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4.7. 设计实例
参数 |
值 |
说明 |
---|---|---|
Available Example Designs |
DMA PIO |
选择DMA选项时,生成的设计实例包含一个直接存储访问应用程序。此应用程序具有上游和下游事务。 DMA设计使用Write Data Mover,Read Data Mover和一个定制Descriptor Controller。 选择PIO选项时,生成的设计包括一个目标应用程序,此目标应用程序仅包含下游传输。 |
Simulation | On/Off | On时,生成的输出包括一个仿真模型。 |
Synthesis | On/Off | On时,生成的输出包括一个综合(synthesis)模型。 |
Generated HDL format | Verilog/VHDL |
在当前版本中仅有Verilog HDL。 |
Target Development Kit | None Intel® Stratix® 10 H-Tile ES1 Development Kit Intel® Stratix® 10 L-Tile ES2 Development Kit |
选择相应的开发板。
如果选择其中一个开发板,则系统生成(system generation)将以开发板上的器件覆盖您选择的器件。
注: 如果选择None,则system generation不会进行任何管脚约束。但您必须在.qsf文件中进行约束。
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