L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

ID 683667
日期 11/11/2021
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文档目录

C.1. L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

文档版本 Intel® Quartus® Prime版本 修订内容
2021.11.11 21.1 将64位Application接口数据宽的参考内容从所有章节中删除,因为仅支持256位接口宽。
2021.10.19 21.1 器件系列支持部分将对 Intel® Stratix® 10的器件支持级别更改到“最终支持”(Final Support)。
2021.05.27 21.1

添加了关于根端口枚举的附录章节。

功能特性部分添加了一条注释,以说明L--tile和H-tile Avalon® Memory-mapped IP for PCI Express仅支持Separate Reference Clock With No Spread Spectrum架构(SRNS),而非Separate Reference Clock With Independent Spread Spectrum架构(SRIS)。

2021.04.12 20.3 功能特性生成设计实例部分添加了一条注释,指出在 Intel® Quartus® Prime工程中,不能更改该IP的管脚分配,但是默认情况下此IP确实支持PCB上的数据通路反转和极性反转。
2020.10.05 20.3

将IP名称更新为Intel L-/H-tile Avalon Memory-mapped IP for PCI Express

生成设计实例部分删除了Simple DMA设计实例,因为该设计实例已不适用。

Read Data Mover部分添加了注释,以指出Completion TLP仅限于最多256字节的数据有效负载。

2020.06.03 20.1 时钟和复位下的Resets部分中,针对新的输入ninit_done添加了描述。还添加了指向AN 891: Using the Reset Release Intel FPGA IP的链接,因为其中描述了用于驱动ninit_done输入的Release IP。
2020.05.11 20.1 将Altera Debug Master Endpoint (ADME)更改为Native PHY Debug Master Endpoint (NPDME)。
2020.04.23 19.3 Avalon® -ST Descriptor Source部分中ready latency的值从3个周期改为1个周期。
2020.04.22 19.3

将文档标题更新为 Intel® Stratix® 10 H-Tile和L-Tile Avalon® 存储器映射Hard IP PCI Express* 用户指南以符合新的合法命名准则。

表51. 配置空间Capability结构和PCIe Base Specification描述的一致性中,修改了一些Reserved位的字节地址中的错字。

2020.03.25 19.3

系统接口Hard IP重配置接口部分添加了注释说明,如果使能PCIe Link Inspector,则无法访问Hard IP Reconfiguration接口。

2020.01.03 19.3

更新了Gen1 x1类型的资源利用率数值。

添加注释说明 Intel® Stratix® 10 Avalon® Memory Mapped (Avalon-MM) Hard IP+ for PCI Express* 支持Gen3 x16类型。

2019.09.30 19.3

添加注释阐明本用户指南仅适用于 Intel® Stratix® 10器件的H-Tile和L-Tile类型。

功能特性部分添加了Autonomous Hard IP模式。

2019.07.18 19.1 添加了注释以说明refclk必须保持稳定并在器件上电时自由运行,以成功进行器件配置。
2019.03.30 19.1

添加了有关Root Por编程模型的章节。

删除了不建议使用Root Port 模式的注释。

故障排查章节中的BIOS Enumeration部分删除。

2019.03.12 18.1.1 将E-Tile PAM-4频率更新为57.8G,以及将NRZ频率更新为28.9G。
2019.03.04 18.1.1 仿真设计实例主题中更新了运 行VCS,NCSim和Xcelium仿真的命令。
2018.12.24 18.1.1

添加了关于Link Inspector Avalon® -MM接口的描述。

对MSI功能添加了 Avalon® -MM-to-PCIe rxm_irq

2018.10.26 18.1 添加了IP核不支持L1/L2低功耗状态,频带内信标和边带WAKE#信号的声明。
2018.09.24 18.1

PCIe* Link Inspector添加了ltssm_file2consoleltssm_save_oldstates命令。

更新了运行设计实例中ModelSim仿真的步骤。

更新了运行设计实例的步骤。

2018.08.29 18.0 将调用vsim的步骤添加到运行ModelSim仿真的指令中。
日期 版本 修订内容
2018年5月 18.0

对此用户指南作出如下变更:

  • 编辑了关于32-Bit控制寄存器访问(CRA)的章节,声明RP模式下,应用逻辑必须将TLP Header中的Tag字段设置为0x10。
  • 功能章节中添加了AER始终使能的注释。
  • 接口章节添加了子主题,声明不支持flush请求。
  • 更新了PCI Express配置信息寄存器章节以声明不支持Extended Tag。
  • 更新了GUI截屏图和生成设计实例中的步骤清单。还添加了关于recommended_pinassignments_s10.txt文件的描述。
  • 更新了参数章节,添加了Application Interface Width参数以及选择该参数的64-bit选项后可用的配置。
  • 更新了接口概述Avalon-MM Master接口,和Avalon-MM从接口以声明DMA操作可用于256-bit宽应用程序接口而不适用于64-bit宽,但在功能列表添加了一行说明64-bit突发情况。
2017年11月 17.1 删除了Enable RX-polarity inversion in soft logic参数。 Intel® Stratix® 10器件不需要此参数。
2017年11月 17.1

对此用户指南作出如下变更:

  • 修订了Avalon-MM接口测试台和设计实例章节。实现测试台的功能和任务未改变,但这些功能和任务在文件中的组织结构较之前的器件系列完全不同。
  • 完善了DMA寄存器的描述。
  • 修订了生成 Avalon® -MM实例关于从.ip文件生成设计实例的部分。自此 Intel® Quartus® Prime Pro Edition IP Catalog中有此IP核。
  • 添加了关于rxm_irq_<n>[15:0]的定义。当您使能CRA端口时,该信号可用于 Avalon® -MM接口。
  • 为本发布中支持的Expansion ROM添加了位编码内容。
  • 更正了配置空间Capability结构和 PCIe* Base Specification描述一致性列表中Lane Equalization Control Register的地址范围。最多16个数据通路(lane),且各有1个4-byte寄存器。
  • 更正了Legacy中断置位Legacy中断解除置位图示。 Intel® Stratix® 10器件不支持app_int_ack信号。
  • 将L-Tile收发器最大吞吐量从17.4 Gbps更新为26 Gbps
  • 从建议的速度等级中删除了-3。
  • 添加了注释说明使能内部Descriptor Controller时必须将BAR0作为非可预取处理。
  • 删除了testin_zero的描述。此信号不是IP的顶层信号。

Intel® Stratix® 10 hard IP for PCI Express* IP核的修订内容如下:

  • 从现在起 Intel® Quartus® Prime Pro Edition IP Catalog中有该IP核。
May 2017 Quartus®Prime Pro v17.1 Stratix 10 ES Editions Software

对此IP core作出如下变更:

  • 通过添加.ini文件,以对最高Gen3 x8类型提供(*.pof)支持。
  • 添加了对H-Tile收发器的支持。
  • 添加了可用于Avery测试台的Gen3x16仿真模型支持。

对此用户指南作出如下变更:

  • 添加了关于DMA Descriptor Controller寄存器的描述。
  • Avalon-MM DMA入门静态设计实例替换成动态生成的快速入门指南设计实例。
  • 添加了性能和资源利用结果。
  • 更改了读DMA实例以使用更大数据块进行转移。
  • 添加了写DMA实例
  • 添加了Avalon-MM接口测试台和设计实例章节。
  • AN-811:使用Avery BFM的Intel Stratix 10器件PCI Express Gen3x16仿真添加了参考。
  • 添加了图示以显示Avalon-MM DMA桥接与用户应用程序之间以及PCIe IP核系统接口与用户应用程序之间的连接。
  • 修订了关于生成的讨论以符合 Quartus® Prime Pro – Stratix 10 Edition 17.1临时发布设计流程。
  • 增添了对AdvancePreliminaryFinal时序模型的定义。
  • 更正了细微错误及错别字。
2016年10月 Quartus® Prime Pro – Stratix 10 Edition Beta

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