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C.1. L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南
文档版本 | Intel® Quartus® Prime版本 | 修订内容 |
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2021.11.11 | 21.1 | 将64位Application接口数据宽的参考内容从所有章节中删除,因为仅支持256位接口宽。 |
2021.10.19 | 21.1 | 在器件系列支持部分将对 Intel® Stratix® 10的器件支持级别更改到“最终支持”(Final Support)。 |
2021.05.27 | 21.1 | 添加了关于根端口枚举的附录章节。 在功能特性部分添加了一条注释,以说明L--tile和H-tile Avalon® Memory-mapped IP for PCI Express仅支持Separate Reference Clock With No Spread Spectrum架构(SRNS),而非Separate Reference Clock With Independent Spread Spectrum架构(SRIS)。 |
2021.04.12 | 20.3 | 在功能特性和生成设计实例部分添加了一条注释,指出在 Intel® Quartus® Prime工程中,不能更改该IP的管脚分配,但是默认情况下此IP确实支持PCB上的数据通路反转和极性反转。 |
2020.10.05 | 20.3 | 将IP名称更新为Intel L-/H-tile Avalon Memory-mapped IP for PCI Express。 从生成设计实例部分删除了Simple DMA设计实例,因为该设计实例已不适用。 对Read Data Mover部分添加了注释,以指出Completion TLP仅限于最多256字节的数据有效负载。 |
2020.06.03 | 20.1 | 在时钟和复位下的Resets部分中,针对新的输入ninit_done添加了描述。还添加了指向AN 891: Using the Reset Release Intel FPGA IP的链接,因为其中描述了用于驱动ninit_done输入的Release IP。 |
2020.05.11 | 20.1 | 将Altera Debug Master Endpoint (ADME)更改为Native PHY Debug Master Endpoint (NPDME)。 |
2020.04.23 | 19.3 | 将 Avalon® -ST Descriptor Source部分中ready latency的值从3个周期改为1个周期。 |
2020.04.22 | 19.3 | 将文档标题更新为 Intel® Stratix® 10 H-Tile和L-Tile Avalon® 存储器映射Hard IP PCI Express* 用户指南以符合新的合法命名准则。 在表51. 配置空间Capability结构和PCIe Base Specification描述的一致性中,修改了一些Reserved位的字节地址中的错字。 |
2020.03.25 | 19.3 | 在系统接口和Hard IP重配置接口部分添加了注释说明,如果使能PCIe Link Inspector,则无法访问Hard IP Reconfiguration接口。 |
2020.01.03 | 19.3 | 更新了Gen1 x1类型的资源利用率数值。 添加注释说明 Intel® Stratix® 10 Avalon® Memory Mapped (Avalon-MM) Hard IP+ for PCI Express* 支持Gen3 x16类型。 |
2019.09.30 | 19.3 | 添加注释阐明本用户指南仅适用于 Intel® Stratix® 10器件的H-Tile和L-Tile类型。 在功能特性部分添加了Autonomous Hard IP模式。 |
2019.07.18 | 19.1 | 添加了注释以说明refclk必须保持稳定并在器件上电时自由运行,以成功进行器件配置。 |
2019.03.30 | 19.1 | 添加了有关Root Por编程模型的章节。 删除了不建议使用Root Port 模式的注释。 将故障排查章节中的BIOS Enumeration部分删除。 |
2019.03.12 | 18.1.1 | 将E-Tile PAM-4频率更新为57.8G,以及将NRZ频率更新为28.9G。 |
2019.03.04 | 18.1.1 | 在仿真设计实例主题中更新了运 行VCS,NCSim和Xcelium仿真的命令。 |
2018.12.24 | 18.1.1 | 添加了关于Link Inspector Avalon® -MM接口的描述。 对MSI功能添加了 Avalon® -MM-to-PCIe rxm_irq。 |
2018.10.26 | 18.1 | 添加了IP核不支持L1/L2低功耗状态,频带内信标和边带WAKE#信号的声明。 |
2018.09.24 | 18.1 | 对 PCIe* Link Inspector添加了ltssm_file2console和ltssm_save_oldstates命令。 更新了运行设计实例中ModelSim仿真的步骤。 更新了运行设计实例的步骤。 |
2018.08.29 | 18.0 | 将调用vsim的步骤添加到运行ModelSim仿真的指令中。 |
日期 | 版本 | 修订内容 |
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2018年5月 | 18.0 | 对此用户指南作出如下变更:
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2017年11月 | 17.1 | 删除了Enable RX-polarity inversion in soft logic参数。 Intel® Stratix® 10器件不需要此参数。 |
2017年11月 | 17.1 | 对此用户指南作出如下变更:
对 Intel® Stratix® 10 hard IP for PCI Express* IP核的修订内容如下:
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May 2017 | Quartus®Prime Pro v17.1 Stratix 10 ES Editions Software | 对此IP core作出如下变更:
对此用户指南作出如下变更:
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2016年10月 | Quartus® Prime Pro – Stratix 10 Edition Beta | 首次发布 |