L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

ID 683667
日期 11/11/2021
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6.1.1.3.1. Avalon® -ST描述符源

PCIe* 系统存储器的Descriptor Table中取回多个描述符条目后,Descriptor Controller使用其 Avalon® -ST Descriptor源接口将160-bit Descriptor传输给Read或Write DMA Data Mover。

表 35.   Avalon® -ST Descriptor Sink接口该接口将描述符控制器的指令发送到读DMA引擎(Read DMA Engine)。

信号名称

方向

描述

rd_ast_rx_data_i[159:0]

输入

指定Read DMA模块的描述符。请参阅以下DMA Descriptor Format列表了解位的定义。

rd_ast_rx_valid_i

输入

置位后,表示数据有效。

rd_ast_rx_ready_o

输出

置位后,表示Read DMA读模块已准备接收新的描述符。

就绪延迟为1个周期。因此,在置位就绪后,接口仍有1个周期进行数据接收。
表 36.   Avalon® -ST Descriptor Sink Interface 该接口将描述符控制器的指令发送到写DMA引擎(Write DMA Engine)。

信号名称

方向

描述

wr_ast_rx_data_i[159:0]

输入

指定写DMA模块的描述符。请参阅以下DMA Descriptor Format列表了解位的定义。

wr_ast_rx_valid_i

输入

置位后,表示数据有效。

wr_ast_rx_ready_o

输出

置位后,表示Write DMA模块引擎已准备接收新描述符。该信号的就绪延迟为1个周期。因此,在置位就绪后,接口仍有1个周期进行数据接收。

描述符列表格式

描述符列表条目包括源地址,目的地址,大小和描述符ID。每个描述符由0填充为256位(32字节)以组成列表中的一个条目。
表 37.  DMA描述符格式

Bits

名称

描述

[31:0]

Source Low Address

DMA源地址的低阶32位。此地址边界必须32位对齐,因此2个最低有效位的值为2'b00。对于Read Data Mover模块,源地址是PCIe域地址。而Write Data Mover模块,源地址是Avalon-MM域地址。

[63:32]

Source High Address

源地址的高阶32位。

[95:64]

Destination Low Address

DMA目的地址的低阶32位。此地址边界必须32位对齐,因而2个最低有效位的值为2'b00。对于Read Data Mover模块,目的地址是Avalon-MM域地址。而Write Data Mover模块的目的地址是PCIe域地址。

[127:96]

Destination High Address

目的地址的高阶32位。

[145:128]

DMA Length

指定要传输的dword(双字)个数。其长度必须大于0。最大长度为1 MB到4字节。

[153:146]

DMA Descriptor ID

描述符的唯一7-bit ID。状态信息以相同ID返回。

[159:154]

Reserved

Avalon -ST描述符状态源

描述符成功完成时,Read Data Mover和Write Data Mover模块向rd_dma_tx_data_o[31:0]wr_dma_tx_data_o[31:0]总线上的Descriptor Controller报告状态。

以下表格表示DMA描述符状态总线上触发事件的映射。

表 38.  DMA状态总线

Bits

名称

描述

[31:9]

保留

[8]

Done

置位后,单个DMA描述符已成功完成。

[7:0] Descriptor ID 正在状态报告中的描述符ID