Intel® Cyclone® 10 GX器件数据手册

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ID 683828
日期 6/15/2018
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Intel® Cyclone® 10 GX器件数据表
Intel® Cyclone® 10 GX器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语总汇 Intel® Cyclone® 10 GX器件数据表文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 允许的最大过冲和下冲电压值 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件
DC特征 x
电源电流和功耗 I/O管脚漏电流 总线保持规范 OCT校准精度规范 无校准电阻容限的OCT规范 管脚电容 内部弱上拉和弱下拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O基准电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I / O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范
收发器性能规范 x
Intel® Cyclone® 10 GX器件的收发器性能 Intel® Cyclone® 10 GX器件的高速串行收发器架构接口性能 Intel® Cyclone® 10 GX器件的收发器规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二级管规范 x
内部温度传感二级管规范 外部温度传感二级管规范
外设性能规范 x
高速I/O规范 DPA锁定时序规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬存储控制器支持的存储器标准 DLL范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK到DATA[]比率(r) DCLK到DATA[] = 1的FPP配置时间 DCLK到DATA[] >1时的FPP配置时序
Intel® Cyclone® 10 GX器件数据表

Intel® Cyclone® 10 GX器件的收发器规范

表 22.  参考时钟规范
符号/说明 条件 Min Typ Max 单位
支持的I/O标准 专用参考时钟管脚 CML、差分LVPECL、LVDS和HCSL 31
RX管脚作为参考时钟 CML、差分LVPECL和LVDS

输入参考时钟频率

(CMU PLL)

   61 — 800 MHz

输入参考时钟频率

(ATX PLL)

   100 — 800 MHz

输入参考时钟频率

(fPLL PLL)

   25 32/ 50 — 800 MHz
上升时间 20%至80% — — 400 ps
下降时间 80%至20% — — 400 ps
占空比 — 45 — 55 %
扩频调制时钟频率 PCIe 30 — 33 kHz
扩频向下扩展 PCIe — 0至–0.5 — %
片上匹配电阻器 — — 100 — Ω
绝对VMAX 专用参考时钟管脚 — — 1.6 V
RX管脚作为参考时钟 — — 1.2 V
绝对VMIN — –0.4 — — V
峰-峰（Peak-to-peak）差分输入电压 — 200 — 1600 mV
VICM (AC耦合) VCCR_GXB = 0.95 V — 0.95 — V
VCCR_GXB = 1.03 V — 1.03 — V
VICM (DC耦合) PCIe参考时钟的HCSL I/O标准 250 — 550 mV
发送器REFCLK相位噪声(622 MHz) 33 100 Hz — — –70 dBc/Hz
1 kHz — — –90 dBc/Hz
10 kHz — — –100 dBc/Hz
100 kHz — — –110 dBc/Hz
≥ 1 MHz — — –120 dBc/Hz
发送器REFCLK相位抖动（100 MHz） 1.5 MHz至100 MHz (PCIe) — — 4.2 ps (rms)
RREF — — 2.0 k ±1% — Ω

参考时钟频率的最大变化率

TSSC-MAX-PERIOD-SLEW 34

最大SSC df/dt     0.75 ps/UI
表 23.  收发器时钟规范
符号/说明 条件 Min Typ Max 单位
CLKUSR管脚用于收发器校准 收发器校准 100 — 125 MHz
reconfig_clk 重配置接口 100 — 125 MHz
表 24.  收发器时钟网络最大数据速率规范
时钟网络 最佳性能 通道跨度 单位
ATX fPLL CMU
x1 12.5 12.5 10.3125 单个bank中有6个通道 Gbps
x6 12.5 12.5 N/A 单个bank中有6个通道 Gbps
PLL反馈补偿模式 12.5 12.5 N/A 侧宽 Gbps
xN为1.03 V VCCR_GXB/VCCT_GXB 12.5 12.5 N/A 侧宽 Gbps
xN为0.95 V VCCR_GXB/VCCT_GXB 10.5 10.5 N/A 侧宽 Gbps
表 25.  接收器规范
符号/说明 条件 Min Typ Max 单位
支持的I/O标准 — 高速差分I/O、CML、差分LVPECL和LVDS 35
接收器管脚的绝对VMAX 36 — — — 1.2 V
接收器管脚的绝对VMIN 37 — -0.4 — — V
器件配置之前的最大峰-峰差分输入电压VID（差分峰间值） — — — 1.6 V
器件配置之后的最大峰峰差分输入电压VID (差分峰间值) VCCR_GXB = 0.95 V — — 2.4 V
VCCR_GXB = 1.03 V — — 2.0 V
接收器串行输入管脚的最小差分眼开 38 — 50 — — mV
差分片上匹配电阻器 85-Ω设置 — 85 ± 30% — Ω
100-Ω设置 — 100 ± 30% — Ω
VICM (AC和DC耦合) 39 VCCR_GXB = 0.95 V — 600 — mV
VCCR_GXB = 1.03 V — 700 — mV
tLTR 40 — — — 10 µs
tLTD 41 — 4 — — µs
tLTD_manual 42 — 4 — — µs
tLTR_LTD_manual 43 — 15 — — µs
运行长度 — — — 200 UI
CDR PPM容限 PCIe-only -300 — 300 PPM
所有其他协议 -1000 — 1000 PPM
可编程DC增益 设置 = 0-4 0 — 10 dB
高增益模式和数据速率 ≤ 6 Gbps的可编程AC增益

设置 = 0-28

VCCR_GXB = 0.95 V

0 — 19 dB

设置 = 0-28

VCCR_GXB = 1.03 V

0 — 21 dB
表 26.  发送器规范
符号/说明 条件 Min Typ Max 单位
支持的I/O标准 — 高速差分I/O 44 —
差分片上匹配电阻器 85-Ω设置 — 85 ± 20% — Ω
100-Ω设置 — 100 ± 20% — Ω
VOCM (AC耦合) VCCT_GXB = 0.95 V — 450 — mV
VCCT_GXB = 1.03 V — 500 — mV
VOCM (DC耦合) VCCT_GXB = 0.95 V — 450 — mV
VCCT_GXB = 1.03 V — 500 — mV
上升时间 45 20%至80% 20 — 130 ps
下降时间 45 80%至20% 20 — 130 ps
差分对内在偏斜（Intra-differential pair skew） TX VCM = 0.5 V，摆率设置为SLEW_R5 46 — — 15 ps
表 27.  典型的发送器VOD设置
符号 VOD设置 VOD-to-VCCT_GXB比率
VOD差分值 = VOD-to-VCCT_GXB比率 x VCCT_GXB 31 1.00
30 0.97
29 0.93
28 0.90
27 0.87
26 0.83
25 0.80
24 0.77
23 0.73
22 0.70
21 0.67
20 0.63
19 0.60
18 0.57
17 0.53
16 0.50
15 0.47
14 0.43
13 0.40
12 0.37
表 28.  发送器通道到通道偏斜规范
模式 通道跨度 最大偏斜 单位
x6 Clock 一个bank最多6个通道 61 ps
xN时钟 两个bank内 230 ps
PLL反馈补偿47，48 侧宽 1600 ps
相关信息
31 HCSL仅支持PCIe。
32 25 MHz仅适用于HDMI应用。
33 使用以下公式计算622 MHz以外的REFCLK相位噪声要求REFCLK phase noise at f (MHz) = REFCLK phase noise at 622 MHz + 20*log(f/622)。
34 定义了最坏情况下扩频时钟（SSC）调制曲线，例如Lexmark。
35 CML、差分LVPECL和LVDS仅用于AC耦合链路。
36 该器件不可耐受在该绝对最大值上的长时间运行。
37 该器件不可耐受在该绝对最小值上的长时间运行。
38 接收器输入管脚上的差分眼开规范假定接收器均衡（Receiver Equalization）为禁用。如果使能Receiver Equalization，则接收器电路能够根据均衡级别来耐受更低的最小眼开。
39 Intel® Cyclone® 10 GX器件支持对其他 Intel® Cyclone® 10 GX器件或具有匹配共模电压发送器的其他器件进行DC耦合。
40 tLTR是复位后，接收器CDR锁定到输入参考时钟频率所需要的时间。
41 tLTD是在rx_is_lockedtodata信号变高后，接收器CDR开始恢复有效数据所需要的时间。
42 tLTD_manual是CDR在手动模式下运行时，rx_is_lockedtodata信号变高后，接收器CDR开始恢复有效数据所需要的时间。
43 tLTR_LTD_manual是CDR在手动模式下运行时，rx_is_lockedtoref信号变高后，CDR必须保持在锁定到参考（LTR）模式所需要的时间。
44 高速差分I/O是 Intel® Cyclone® 10 GX收发器中发送器的专用I/O标准。
45 Intel® Quartus® Prime软件根据设计配置自动选择相应摆率。
46 SLEW_R1是最慢的摆率，SLEW_R5是最快的摆率。SLEW_R6和SLEW_R7未使用。
47 测试期间，refclk设置为125 MHz。
48 可通过提高参考时钟频率减少通道到通道偏斜。
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