Intel® Cyclone® 10 GX器件数据手册

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ID 683828
日期 6/15/2018
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Intel® Cyclone® 10 GX器件数据表
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电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语总汇 Intel® Cyclone® 10 GX器件数据表文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 允许的最大过冲和下冲电压值 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件
DC特征 x
电源电流和功耗 I/O管脚漏电流 总线保持规范 OCT校准精度规范 无校准电阻容限的OCT规范 管脚电容 内部弱上拉和弱下拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O基准电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I / O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范
收发器性能规范 x
Intel® Cyclone® 10 GX器件的收发器性能 Intel® Cyclone® 10 GX器件的高速串行收发器架构接口性能 Intel® Cyclone® 10 GX器件的收发器规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二级管规范 x
内部温度传感二级管规范 外部温度传感二级管规范
外设性能规范 x
高速I/O规范 DPA锁定时序规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬存储控制器支持的存储器标准 DLL范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK到DATA[]比率(r) DCLK到DATA[] = 1的FPP配置时间 DCLK到DATA[] >1时的FPP配置时序
Intel® Cyclone® 10 GX器件数据表

存储器模块规范

要实现存储器模块最佳性能，可使用通过片上PLL全局时钟路由选择得到的存储器模块时钟，并设置为50%输出占空比。使用 Intel® Quartus® Prime软件报告存储器模块时钟方案报告的时序。

使用错误检测循环冗余校验（CRC）功能时，fMAX中无降级。

表 33.   Intel® Cyclone® 10 GX器件的存储器模块性能规范
储存器 模式 性能
–E5, –I5 –E6 –I6 单位
MLAB 单端口，所有支持的宽度(×16/×32) 570 490 490 MHz
简单双端口，所有支持的宽度(×16/×32) 570 490 490 MHz
“read-during-write”选项设置为Old Data的简单双端口，所有支持的宽度 400 330 330 MHz
ROM，所有支持的宽度(×16/×32) 570 490 490 MHz
M20K Block 单端口，所有支持的宽度 625 530 510 MHz
简单双端口，所有支持的宽度 625 530 510 MHz
“read-during-write”选项设置为Old Data的简单双端口，所有支持的宽度 470 410 410 MHz
ECC使能的简单双端口，512 × 32 410 360 360 MHz
ECC以及可选流水线寄存器使能的简单双端口，512 × 32 520 470 470 MHz
真双端口，所有支持的宽度 600 480 480 Mhz
ROM，所有支持的宽度 625 530 510 MHz
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