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术语总汇
| 专用术语 | 定义 |
|---|---|
| 差分I/O标准 | 接收器输入波形
发送器输出波形
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| fHSCLK | I/O PLL输入时钟频率。 |
| fHSDR | 高速I/O块 — 最大/最小LVDS数据传输速率（fHSDR = 1/TUI），non-DPA。 |
| fHSDRDPA | 高速I/O块 — 最大/最小LVDS数据传输速率（fHSDRDPA = 1/TUI），DPA。 |
| J | 高速I/O块 — 解串因子（并行数据总线宽度）。 |
| JTAG时序规范 | JTAG时序规范：
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| RL | 接收器差分输入分立电阻器（在 Intel® Cyclone® 10 GX器件外部）。 |
| 采样窗口(SW) | 时序图—在此时间周期内数据必须有效以供正确采集。建立和保持时间决定了采样窗口中理想的选通位置，如下所示：
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| 单端电压参考I/O标准 | SSTL和HSTL I/O的JEDEC标准定义了AC和DC输入信号值。AC值表明接收器必须满足其时序规范而所处的电压电平。DC值表明接收器最终逻辑状态被明确定义时所处的电压电平。接收器输入达到AC值后，该接收器变成新的逻辑状态。 只要输入持续超出DC阈值，就一直保持新的逻辑状态。该方法旨在为出现输入波形振铃时提供可预测的接收器时序。 单端电压参考I/O标准
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| tC | 高速接收器/发送器输入和输出时钟周期。 |
| TCCS（通道至通道偏斜） | 由同一PLL跨通道驱动的最快与最慢的输出边沿之间的时序差异，包括tCO变化和时钟偏斜。时钟包含于TCCS测量中（请参阅该表中SW下的时序图）。 |
| tDUTY | 高速I/O块 — 高速发送器输出时钟的占空比。 |
| tFALL | 信号从高电平到低电平的跳变时间（80-20％）。 |
| tINCCJ | PLL时钟输入上的周期到周期抖动容限。 |
| tOUTPJ_IO | PLL驱动的GPIO上的周期抖动。 |
| tOUTPJ_DC | PLL驱动的专用时钟输出上的周期抖动。 |
| tRISE | 信号从低电平到高电平的跳变时间（80-20％）。 |
| 时间单元间隔(TUI) | 支持偏斜，传播延迟和数据采样窗口的时序预算。（UI = 1/（收器输入时钟倍频因子）= tc/w）。 |
| VCM(DC) | DC共模输入电压。 |
| VICM | 输入共模电压 — 接收器上差分信号的共模。 |
| VID | 输入差分电压摆幅 — 接收器上差分传输的正导体与补导体之间的电压差。 |
| VDIF(AC) | AC差分输入电压 — 切换所需要的最小AC输入差分电压。 |
| VDIF(DC) | DC差分输入电压 — 进行切换时需要的最小DC输入差分电压。 |
| VIH | 电压输入高电平 — 应用到输入上的最小正电压，且器件接受此输入作为逻辑高电平。 |
| VIH(AC) | 高电平AC输入电压。 |
| VIH(DC) | 高电平DC输入电压。 |
| VIL | 电压输入低电平 — 应用到输入上的最大正电压，且器件接受此输入作为逻辑低电平。 |
| VIL(AC) | 低电平AC输入电压。 |
| VIL(DC) | 低电平DC输入电压。 |
| VOCM | 输出共模电压 — 发送器上差分信号的共模。 |
| VOD | 输出差分电压摆幅 — 发送器上差分传输的正导体与补导体之间的电压差。 |
| VSWING | 差分输入电压。 |
| VIX | 输入差分交叉点电压。 |
| VOX | 输出差分交叉点电压。 |
| W | 高速I/O块 — 时钟增强因子。 |