Intel® Cyclone® 10 GX器件数据手册

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ID 683828
日期 6/15/2018
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Intel® Cyclone® 10 GX器件数据表
Intel® Cyclone® 10 GX器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语总汇 Intel® Cyclone® 10 GX器件数据表文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 允许的最大过冲和下冲电压值 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件
DC特征 x
电源电流和功耗 I/O管脚漏电流 总线保持规范 OCT校准精度规范 无校准电阻容限的OCT规范 管脚电容 内部弱上拉和弱下拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O基准电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I / O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范
收发器性能规范 x
Intel® Cyclone® 10 GX器件的收发器性能 Intel® Cyclone® 10 GX器件的高速串行收发器架构接口性能 Intel® Cyclone® 10 GX器件的收发器规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二级管规范 x
内部温度传感二级管规范 外部温度传感二级管规范
外设性能规范 x
高速I/O规范 DPA锁定时序规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬存储控制器支持的存储器标准 DLL范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK到DATA[]比率(r) DCLK到DATA[] = 1的FPP配置时间 DCLK到DATA[] >1时的FPP配置时序
Intel® Cyclone® 10 GX器件数据表

最短配置时间评估

表 55.   Intel® Cyclone® 10 GX器件最短配置时间评估估计值基于 Intel® Cyclone® 10 GX器件的配置比特流大小表中未压缩的配置比特流大小。
种类 产品线 主动串行84 快速被动并行85
宽度 DCLK (MHz) 最短配置时间（ms） 宽度 DCLK (MHz) 最短配置时间（ms）
Intel® Cyclone® 10 GX GX 085 4 100 204.81 32 100 25.60
GX 105 4 100 204.81 32 100 25.60
GX 150 4 100 204.81 32 100 25.60
GX 220 4 100 204.81 32 100 25.60
相关信息
84 最小配置时间基于100 MHz DCLK频率计算获得。仅外部CLKUSR可保证100 MHz的频率精确度。如果使用100 MHz内部振荡器，则可能实际频率无法达到100 MHz。对于使用内部振荡器的DCLK频率，请参阅AS配置方案表中的DCLK频率规范。
85 FPGA FPP最大带宽可能超出某些外部存储器或控制逻辑中可用的带宽。
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