Intel® Cyclone® 10 GX器件数据手册

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ID 683828
日期 6/15/2018
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Intel® Cyclone® 10 GX器件数据表
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电气特性 开关特性 配置规范 I/O时序 可编程IOE延时 术语总汇 Intel® Cyclone® 10 GX器件数据表文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 允许的最大过冲和下冲电压值 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件
DC特征 x
电源电流和功耗 I/O管脚漏电流 总线保持规范 OCT校准精度规范 无校准电阻容限的OCT规范 管脚电容 内部弱上拉和弱下拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O基准电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I / O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范
收发器性能规范 x
Intel® Cyclone® 10 GX器件的收发器性能 Intel® Cyclone® 10 GX器件的高速串行收发器架构接口性能 Intel® Cyclone® 10 GX器件的收发器规范
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二级管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二级管规范 x
内部温度传感二级管规范 外部温度传感二级管规范
外设性能规范 x
高速I/O规范 DPA锁定时序规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬存储控制器支持的存储器标准 DLL范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK到DATA[]比率(r) DCLK到DATA[] = 1的FPP配置时间 DCLK到DATA[] >1时的FPP配置时序
Intel® Cyclone® 10 GX器件数据表

高速I/O规范

表 37.   Intel® Cyclone® 10 GX器件的高速I/O规范

当串行器/解串器 (SERDES)因子J = 3到10时，使用SERDES模块。

对于LVDS应用，必须使用整数PLL模式中的PLL。

必须通过执行链路时序收敛分析计算接收器中剩余的时序裕量。必须考虑板级偏斜裕量、发送器通道到通道偏斜以及接收器采样裕量来确定剩余的时序裕量。

Intel® Cyclone® 10 GX器件支持使用所有I/O bank上真LVDS输出缓冲类型的输出标准，如下：
  • 数据速率最高达360 Mbps的真RSDS输出标准
  • 数据速率最高达400 Mbps的真mini-LVDS输出校准
符号 条件 –E5, –I5 –E6, –I6 单位
Min Typ Max Min Typ Max
fHSCLK_in （输入时钟频率）真差分I/O标准 时钟增强因子 
W = 1到40 57 10 — 700 10 — 625 MHz
fHSCLK_in （输入时钟频率）单端I/O标准 时钟增强因子
W = 1到40 57 10 — 625 10 — 525 MHz
fHSCLK_OUT（输出时钟频率） — — — 700 58 — — 625 58 MHz
发送器 真差分I/O标准 - fHSDR（数据速率） 59 SERDES因子J = 4到10 60 61 62 62 — 1434 62 — 1250 Mbps
SERDES因子J = 3 60 61 62 62 — 1076 62 — 938 Mbps
SERDES因子J = 2，使用DDR寄存器 62 — 275 63 62 — 250 63 Mbps
SERDES因子J = 1，使用DDR寄存器 62 — 275 63 62 — 250 63 Mbps
tx Jitter - 真差分I/O标准 数据速率的总抖动，600 Mbps – 1.6 Gbps — — 200 — — 250 ps
数据速率的总抖动，< 600 Mbps — — 0.12 — — 0.15 UI
tDUTY 64 差分I/O标准的TX输出时钟占空比 45 50 55 45 50 55 %
tRISE & & tFALL 61 65 真差分I/O标准 — — 180 — — 200 ps
TCCS 64 59 真差分I/O标准 — — 150 — — 150 ps
接收器 真差分I/O标准 - fHSDRDPA（数据速率） SERDES因子J = 4到10 60 61 62 150 — 1434 150 — 1250 Mbps
SERDES因子J = 3 60 61 62 150 — 1076 150 — 938 Mbps
fHSDR（数据速率）（未使用DPA）59 SERDES因子J = 3到10 62 — 66 62 — 66 Mbps
SERDES因子J = 2，使用DDR寄存器 62 — 63 62 — 63 Mbps
SERDES因子J = 1，使用DDR寄存器 62 — 63 62 — 63 Mbps
DPA (FIFO模式) DPA运行长度 — — — 10000 — — 10000 UI
DPA (soft CDR模式) DPA运行长度 SGMII/GbE协议 — — 5 — — 5 UI
所有其他的协议 — — 50次数据跳变每208 UI — — 50次数据跳变每208 UI —
Soft CDR模式 Soft-CDR ppm容限 — — — 300 — — 300 ± ppm
Non DPA模式 采样窗口 — — — 300 — — 300 ps
57 Clock Boost Factor（W，时钟增强因子)是输入数据速率和输入时钟速率之间的比率。
58 使用PHY时钟网络实现。
59 需要符合PCB走线长度的封装偏斜补偿。
60 Fmax规范基于串行数据的快速时钟。接口Fmax还取决于设计相关的并行时钟域，且需要时序分析。
61 CC和VCCP必须位于组合电源层，且芯片到芯片最大负载5 pF。
62 最小规格取决于所使用的时钟源（例如：PLL和时钟管脚）和时钟路由选择资源（全局、区域或局部）。I/O差分缓冲和串行器没有最小切换率。
63 最大理想数据速率是SERDES因子(J) x PLL最大输出频率(fOUT)，但前提是您能够完成设计时序且信号完整性满足接口要求。
64 不适用于DIVCLK = 1。
65 仅适用于默认预加重和VOD设置。
66 通过执行链路时序收敛分析，能够评估non-DPA模式的可实现最大数据速率。必须考虑板级偏斜裕量、发送器延迟裕量和接收器采样裕量以决定支持的最大数据速率。
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