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2.2.2.2.1. Unique Chip ID Intel® FPGA IP核
图 7. Unique Chip ID Intel® FPGA IP核结构图
初始状态中,还未从唯一芯片ID块中读取到数据,data_valid信号为低电平。将一个时钟信号馈入clkin输入端口后,Unique Chip ID Intel® FPGA IP核开始通过唯一芯片ID模块获得器件的芯片ID。获得器件的芯片ID后,Unique Chip ID Intel® FPGA IP核置位data_valid信号以表明输出端口的芯片ID值已准备好进行检索。
仅在data_valid信号为低电平时提供另一时钟信号才会重复该操作。如果在data_valid信号为高电平时提供另一时钟信号,因为chip_id[63..0]输出保持为器件的芯片ID,则操作停止。
data_valid信号至少需要67个时钟周期才能变高。
chip_id[63:0]输出端口保持器件的芯片ID值,直到您重配置器件或复位Altera Unique Chip ID Intel® FPGA IP核。