Intel® MAX® 10 FPGA配置用户指南

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ID 683865
日期 1/10/2022
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1. Intel® MAX® 10 FPGA配置概述 2. Intel® MAX® 10 FPGA配置方案和功能 3. Intel® MAX® 10 FPGA配置设计指南 4. Intel® MAX® 10 FPGA配置IP核实现指南 5. 双配置 Intel® FPGA IP核参考 6. Unique Chip ID Intel® FPGA IP核参考 7. Intel® MAX® 10 FPGA配置用户指南文档修订历史
2. Intel® MAX® 10 FPGA配置方案和功能 x
2.1. 配置方案 2.2. 配置功能 2.3. 配置详情
2.1. 配置方案 x
2.1.1. JTAG配置 2.1.2. 内部配置
2.1.1. JTAG配置 x
2.1.1.1. JTAG管脚
2.1.2. 内部配置 x
2.1.2.1. 内部配置模式 2.1.2.2. 配置闪存器件 2.1.2.3. 在系统编程 2.1.2.4. 初始化配置位 2.1.2.5. 内部配置时间
2.1.2.2. 配置闪存器件 x
2.1.2.2.1. 配置闪存扇区 2.1.2.2.2. 配置闪存编程时间
2.1.2.3. 在系统编程 x
2.1.2.3.1. ISP钳位功能 2.1.2.3.2. 实时ISP 2.1.2.3.3. ISP和实时ISP指令
2.2. 配置功能 x
2.2.1. 远程系统升级 2.2.2. 配置设计安全 2.2.3. SEU缓解与配置错误检测 2.2.4. 配置数据压缩
2.2.1. 远程系统升级 x
2.2.1.1. 远程系统升级流程 2.2.1.2. 远程系统升级电路 2.2.1.3. 用户看门狗定时器（Watchdog Timer） 2.2.1.4. Dual Configuration Intel® FPGA IP核
2.2.1.2. 远程系统升级电路 x
2.2.1.2.1. 远程系统升级电路信号 2.2.1.2.2. 远程系统升级电路输入控制 2.2.1.2.3. 远程系统升级输入寄存器 2.2.1.2.4. 远程系统升级状态寄存器 2.2.1.2.5. 主状态机
2.2.2. 配置设计安全 x
2.2.2.1. AES加密保护 2.2.2.2. Unique Chip ID 2.2.2.3. JTAG Secure模式 2.2.2.4. 验证保护 2.2.2.5. JTAG指令可用性 2.2.2.6. 配置闪存权限
2.2.2.1. AES加密保护 x
2.2.2.1.1. 加密和解密
2.2.2.2. Unique Chip ID x
2.2.2.2.1. Unique Chip ID Intel® FPGA IP核
2.2.2.3. JTAG Secure模式 x
2.2.2.3.1. JTAG安全模式指令
2.2.2.6. 配置闪存权限 x
2.2.2.6.1. Flash区域访问控制和不变性
2.2.3. SEU缓解与配置错误检测 x
2.2.3.1. 配置错误检测 2.2.3.2. 用户模式错误检测 2.2.3.3. 错误检测时序 2.2.3.4. 从CRC错误中恢复
2.2.3.2. 用户模式错误检测 x
2.2.3.2.1. 错误检测模块 2.2.3.2.2. CHANGE_EDREG JTAG指令
2.2.3.3. 错误检测时序 x
2.2.3.3.1. 错误检测频率 2.2.3.3.2. 循环冗余校验计算时间
2.3. 配置详情 x
2.3.1. 配置顺序 2.3.2. Intel® MAX® 10配置管脚
2.3.1. 配置顺序 x
2.3.1.1. 上电 2.3.1.2. 配置 2.3.1.3. 配置错误处理 2.3.1.4. 初始化 2.3.1.5. 用户模式
2.3.1.1. 上电 x
2.3.1.1.1. 单电源和双电源 Intel® MAX® 10器件的POR监控电压轨 2.3.1.1.2. Intel® MAX® 10器件的监控电源斜坡时间要求
3. Intel® MAX® 10 FPGA配置设计指南 x
3.1. 两用配置管脚 3.2. 配置 Intel® MAX® 10器件时使用JTAG配置 3.3. Intel® MAX® 10器件配置中使用内部配置 3.4. 在 Intel® Quartus® Prime软件中实现ISP钳位 3.5. 通过用户逻辑访问远程系统升级 3.6. 错误检测 3.7. 使能数据压缩 3.8. AES加密 3.9. Intel® MAX® 10 JTAG安全设计实例
3.1. 两用配置管脚 x
3.1.1. 指南：两用配置管脚 3.1.2. 使能两用管脚
3.1.1. 指南：两用配置管脚 x
3.1.1.1. JTAG管脚共享行为
3.2. 配置 Intel® MAX® 10器件时使用JTAG配置 x
3.2.1. 自动生成第三方编程工具的配置文件 使用 Intel® Quartus® Prime Programmer生成第三方编程文件 3.2.3. JTAG配置设置 3.2.4. JTAG配置中的ICB设置
3.3. Intel® MAX® 10器件配置中使用内部配置 x
3.3.1. 选择内部配置模式 3.3.2. .pof和ICB设置 3.3.3. 将.pof文件编程到内部闪存
3.3.2. .pof和ICB设置 x
3.3.2.1. 自动生成的.pof 3.3.2.2. 使用Convert Programming Files生成.pof 使用 Intel® Quartus® Prime Programmer生成第三方编程文件
3.4. 在 Intel® Quartus® Prime软件中实现ISP钳位 x
3.4.1. 创建IPS文件 3.4.2. 执行IPS文件
3.6. 错误检测 x
3.6.1. 验证错误检测功能 3.6.2. 使能错误检测 3.6.3. 通过用户逻辑访问错误检测模块
3.7. 使能数据压缩 x
3.7.1. 先使能压缩再设计编译 3.7.2. 设计编译后使能压缩
3.8. AES加密 x
3.8.1. 生成.ekp文件和加密配置文件 3.8.2. 从.ekp文件生成.jam/.jbc/.svf文件 3.8.3. 编程.ekp文件和加密的POF文件 3.8.4. 内部配置中的加密
3.8.3. 编程.ekp文件和加密的POF文件 x
3.8.3.1. 单独编程.ekp文件和加密的.pof 3.8.3.2. .ekp集成到.pof的编程
3.9. Intel® MAX® 10 JTAG安全设计实例 x
3.9.1. 内部和外部JTAG接口 3.9.2. 通过内部JTAG接口访问JTAG控制块时使用的JTAG WYSIWYG原子 3.9.3. 执行LOCK和UNLOCK JTAG指令 3.9.4. 验证JTAG安全模式
4. Intel® MAX® 10 FPGA配置IP核实现指南 x
4.1. Unique Chip ID Intel® FPGA IP核 4.2. 双配置 Intel® FPGA IP核
4.1. Unique Chip ID Intel® FPGA IP核 x
4.1.1. 例化Unique Chip ID Intel® FPGA IP核。 4.1.2. 复位Unique Chip ID Intel® FPGA IP核。
4.2. 双配置 Intel® FPGA IP核 x
4.2.1. 例化Dual Configuration Intel® FPGA IP核
5. 双配置 Intel® FPGA IP核参考 x
5.1. Dual Configuration Intel® FPGA IP Core Avalon® 存储器映射地址映射 5.2. 双配置 Intel® FPGA IP核
6. Unique Chip ID Intel® FPGA IP核参考 x
6.1. Unique Chip ID Intel® FPGA IP Core端口
1. Intel® MAX® 10 FPGA配置概述
2. Intel® MAX® 10 FPGA配置方案和功能
3. Intel® MAX® 10 FPGA配置设计指南
4. Intel® MAX® 10 FPGA配置IP核实现指南
5. 双配置 Intel® FPGA IP核参考
6. Unique Chip ID Intel® FPGA IP核参考
7. Intel® MAX® 10 FPGA配置用户指南文档修订历史

7. Intel® MAX® 10 FPGA配置用户指南文档修订历史

文档版本 修订内容
2022.01.10
  • 添加了新主题—Flash区域访问控制和不变性。
  • 更新了配置设计安全：
    • 添加了安全性通告。
    • 添加了有关区域当问控制和不变性功能的信息。
  • 添加有关AES加密的安全通告。
  • 更新了AES加密保护。
  • 更新了使用下载电缆对JTAG单器件配置的连接设置和使用下载电缆对JTAG多器件配置的连接设置图示中的注释。
2021.07.02 更新了使用转换编程文件生成.pof，以包含Configuration Flash Memory选项中有关User Data的信息。
2021.06.15
  • 更新了图7-20： Intel® MAX® 10器件的配置顺序。
  • 对Dual Configuration Intel® FPGA IP Core参考添加了注释，以阐明具有Compact功能选项的 Intel® MAX® 10器件中没有Dual Configuration功能。
2020.11.05 Intel MAX 10器件两用配置管脚指导表格中针对JTAG管脚的指导内容。
2020.06.30
  • 对表格： Intel® MAX® 10器件扇区中的配置闪存编程时间中的10M02添加了脚注。
  • 在如下表格中添加有关10M02SCU324器件规格 ：
    • Internal Intel® MAX® 10器件配置时间（未压缩.rbf）
    • Internal Intel® MAX® 10器件配置时间（压缩的.rbf）
  • 更新了表格Intel® MAX® 10器件循环冗余校验计算时间中器件10M02SCU324的规格。
  • 更新了主题使用命令行生成第三方编程文件中生成JAM和JBC的命令。
2019.12.23 更新表格ICB值和Intel MAX 10器件说明。将表格中看门狗定时器的默认值从0x1FFF更正为0xFFF。
2019.10.07 对使用JTAG配置模式配In置tel MAX 10器件和使用内部配置模式配置Intel MAX 10器件小节，在使用 Intel® Quartus® Prime Programmer生成第三方编程文件部分中更新了有关使用命令行生成第三方编程文的说明。
2019.06.14
  • 在表格： Intel® MAX® 10器件两用配置管脚指导中添加有关JTAG管脚共享功能的指导。
  • 对 Intel® MAX® 10 JTAG安全设计实例部分中的小节重命名为内部和外部JTAG接口以及通过内部JTAG接口访问JTAG控制块使用的JTAG WYSIWYG Atom。
  • 更新图示：内部和外部JTAG接口连接，其中更正了外部JTAG管脚的方向，从内部JTAG块中移除端口，对JTAG WYSIWYG原子，JTAG WYSIWYG接口和外部JTAG管脚添加了标签。
  • 添加了有关偏移2个位并非one-hot的说明，同时还对表格： Intel® MAX® 10器件Dual Configuration Intel® FPGA IP Core Avalon® -MM地址映射中繁忙信号上偏移3解除置位添加了说明。
2019.04.30 更新表格： Intel® MAX® 10器件Dual Configuration Intel® FPGA IP Core Avalon® -MM地址映射，更正了对bits 1和2偏移量2的描述说明。
2019.01.07
  • 更新了如下话题中的步骤：
    • 使能两用管脚
    • 选择内部配置模式
    • 自动生成.pof
    • 生成使用Convert Programming Files的 .pof
    • 将.pof编程到内部闪存中
    • 使能错误检测
    • 先使能压缩功能再进行设计编译
    • 先进行设计编译再使能压缩功能
  • 更新了生成使用Convert Programming Files的.pof中步骤4b的注释。
  • 在通过用户逻辑访问远程系统升级中添加了注释。
  • 按照Intel更名原则，重命名如下IP核：
    • 将“Altera Dual Configuration IP 核”更改为“Dual Configuration Intel FPGA IP”
    • 将“Altera Unique Chip ID IP核"更改为"Unique Chip ID Intel FPGA IP”
2018.10.29
  • 更新表格： Intel® MAX® 10器件的ICB值核及其说明， 在表格中更新有关JTAG Secure功能的脚注。
  • 更新了用户看门狗定时器的说明。
  • 更新了生成使用Convert Programming Files的.pof中JTAG Secure选项的注释。
  • 更新了生成.ekp文件和加密配置文件中步骤5的说明。
  • 更新了使能两用管脚中步骤4的注释。
  • 更新了图示： Intel® MAX® 10器件的配置顺序，在图示中添加了Read ICB Settings块和有关Read ICB Settings块的注释。
  • 更新了表格： Intel® MAX® 10器件两用配置管脚指导，在表格中更新有关JTAG管脚的指导。
  • 更新了图示：使用下载电缆的JTAG 单器件配置中的连接步骤。
2018.06.01 对 Intel® MAX® 10器件最小和最大错误检测频率表格中的“n”添加有效值1。
2018.02.12 添加了生成第三方编程工具文件（.jbc, .jam和.svf）的步骤。
Date 版本 Changes
2017年7月 2017.07.20
  • 将MAX 10器件JTAG配置和内部配置的高级别概述图示中的CFM术语更新为配置闪存。
  • 添加了BST的定义，即：边界扫描测试。
2017年6月 2017.06.15 更新了清除CRC错误，和恢复验证错误检测功能中CRC值的方法。
2017年4月 2017.04.06 将Auto-recofigure from secondary image when initial image fails选项更新为Configure device from CFM0 only来反映用户接口更新。
2017年2月 2017.02.21 更名为Intel。
2016年10月 2016.10.31
  • 更新了电压过冲预防说明。
  • 更新了使用下载电缆对JTAG单器件配置的连接设置和使用下载电缆对JTAG多器件配置的连接设置图示中的注释。
  • 添加了实现ISP钳位功能的步骤。
  • 更新了带模拟和闪存功能选项的所有 Intel® MAX® 10中配置闪存扇区的利用率图示，在其中添加了UFM扇区。
2016年5月 2016.05.13
  • 将Standard POR实例修改成Slow POR以反映 Intel® Quartus® Prime GUI。
  • 将tCFG更新为tRU_nCONFIG。
  • 将单独编程.ekp文件和已加密.pof步骤8中的文件类型从.ekp更正为.pof。
  • 按照 Intel® MAX® 10器件的ICB值及其说明表格中的可用说明，将Use secondary image ISP数据更正为默认设置。
  • 更正了CFM编程时间。
  • 对使用JTAG管脚共享时的JTAG管脚要求添加了注释。
  • 将JTAG管脚共享行为移动到指南：两用配置管脚主题下。
  • 更新了配置顺序结构图，将“清除RAM位”从Power-up（上电）状态移到Reset（复位）状态。
  • 将<crcblock_name>的错误检测端口输入和输出从输入(input)更正为无(none)。
  • 添加通过用户接口和端口定义访问远程系统更新的实例。
  • 移除了错误检测频率和循环冗余校验计算时序的初步条款。
  • 添加了使用下载电缆线进行JTAG多器件配置的连接步骤结构图
  • 更新了使用下载电缆线进行JTAG多器件配置的连接步骤结构图
  • 添加了新的JTAG安全设计实例。
  • 编辑了Remote System Upgrade部分的标题，将Image Configuration移除。
  • 更新了表MAX 10器件的监控电源斜坡时间要求。
  • 添加了内部配置时间。
  • 移除了Instant ON（即时开启）功能。
  • 在带有模拟和Flash功能选项的所有MAX 10中配置闪存扇区的利用率图示中更新了User Flash Memory实例，添加了UFM。
2015年12月 2015.12.14
  • 更新了Set I/O to weak pull-up prior usermode选项的ICB设置说明以表明配置过程中已使能弱上拉电阻。
  • 移除了通过用户接口访问远程系统更新模块。
  • 添加了有关错误检测WYSIWYG原子的输入和输出端口定义。
  • 根据重配置过程中ICB位设置更新了I/O管脚状态。
2015年11月 2015.11.02
  • 移除了JTAG配置的JRunner支持以及与AN 414的链接。
  • 根据表格中的器件功能选项，更新了支持的内部配置模式中的差异。
  • 移除了最大数量的压缩配置映像表以精简内容。
  • 更新了Initialization Configuration Bits的设置和反映Quartus Prime 15.1更新的说明。
  • 更新了Enable JTAG pin sharing和Enable nCONFIG, nSTATUS, and CONF_DONE pins以对应Quartus II 15.1更新。
  • 添加了有关ISP钳位功能的信息。
  • 更新了有关生成Raw Programming Data (.rpd)的步骤的信息。
  • 将配置总闪存编程时间部分的标题重命名为配置闪存编程时间。
  • 将 Intel® MAX® 10器件扇区中配置闪存编程总时间表格的标题重命名为 Intel® MAX® 10器件扇区中配置闪存编程时间。
  • 在 Intel® MAX® 10器件扇区中配置闪存编程时间表格中添加了注释。
  • 添加有关内部JTAG接口以及通过用户接口访问内部JTAG模块的信息。
  • 添加 Intel® MAX® 10 JTAG安全设计实例
2015年6月 2015.06.15
  • 在Altera Dual Configuration IP Core参考和双压缩映像的远程系统升级中添加了链接，与“AN 741：使用Nios II处理器通过UART对MAX 10 FPGA器件的远程系统升级”中的相关信息连接。
  • 在 Intel® MAX® 10器件远程系统升级电路信号表格中添加了对RU_nRSTIMER的脉冲保持要求时间。
  • 对远程系统升级状态寄存器— Intel® MAX® 10器件的先前状态位表格添加了链接，以连接 Intel® MAX® 10器件Altera Dual Configuration IP Core Avalon-MM地址映射表格中的相关条目。
2015年5月 2015.05.04
  • 重新整理和更新了“MAX 10器件的初始化配置位”表格中的Configuration Setting名称。
  • 更新了“MAX 10器件内部配置高级别概述“图示中的JTAG配置，并将该图示移动到“配置方案”部分。
  • 对”MAX 10器件的初始化配置位“表格中的配置设置添加链接，连接到相应说明。
  • 在“MAX 10器件初始化配置位”表格中将看门过定时器的默认值从十六进制更新为十进制值。
  • 更新了”MAX 10器件初始化配置位“表格中的ISP数据说明。
  • 添加超时公式更新“用户看门狗定时器”。
  • 对MAX 10 FPGA器件数据表中的“用户看门狗内部电路时序规范”添加了链接。
  • 添加脚注注明默认情况下禁用JTAG安全功能， 并需要Altera支持才能在“MAX 10器件初始化配置位”表格中将其使能。
  • 更新了分频值2的最小和最大CRC计算时间。
  • 更新了远程系统更新流程图。
  • 更新了“内部配置中的加密”表格，添加了“Key”术语，并将Image 1和Image 2分别更改为Image 0和Image 1。
  • 在"内部配置中的加密"中添加了脚注，注明映像失败时的自动重配置。
  • 添加了计算分频值2以外分频值的最小和最大CRC计算时间的公式。
  • 添加对开启JTAG Secure时需注意的内容。
  • 针对内部配置模式中的特定类型，添加了自动生成.pof的有关信息。
  • 通过Device和Pin Option选项添加了.pof和ICB设置指南并转换编程文件。
  • 在"概述"中添加了配置RAM（CRAM）。
  • 编辑修改。
2014年12月 2014.12.15
  • 将BOOT_SEL管脚重命名为CONFIG_SEL管脚。
  • 将Altera IP核名称从Dual Boot IP Core更新为Dual Configuration IP Core。
  • 添加有关ICB的AES加密密钥部分的信息。
  • 添加加密功能指南。
  • 更新了14.1发布中的ICB设置选项。
  • 更新了14.1版本中CFM编程的Programmer选项。
2014年9月 2014.09.22 首次发布。
二级标题