Intel® MAX® 10 FPGA配置用户指南

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ID 683865
日期 1/10/2022
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1. Intel® MAX® 10 FPGA配置概述 2. Intel® MAX® 10 FPGA配置方案和功能 3. Intel® MAX® 10 FPGA配置设计指南 4. Intel® MAX® 10 FPGA配置IP核实现指南 5. 双配置 Intel® FPGA IP核参考 6. Unique Chip ID Intel® FPGA IP核参考 7. Intel® MAX® 10 FPGA配置用户指南文档修订历史
2. Intel® MAX® 10 FPGA配置方案和功能 x
2.1. 配置方案 2.2. 配置功能 2.3. 配置详情
2.1. 配置方案 x
2.1.1. JTAG配置 2.1.2. 内部配置
2.1.1. JTAG配置 x
2.1.1.1. JTAG管脚
2.1.2. 内部配置 x
2.1.2.1. 内部配置模式 2.1.2.2. 配置闪存器件 2.1.2.3. 在系统编程 2.1.2.4. 初始化配置位 2.1.2.5. 内部配置时间
2.1.2.2. 配置闪存器件 x
2.1.2.2.1. 配置闪存扇区 2.1.2.2.2. 配置闪存编程时间
2.1.2.3. 在系统编程 x
2.1.2.3.1. ISP钳位功能 2.1.2.3.2. 实时ISP 2.1.2.3.3. ISP和实时ISP指令
2.2. 配置功能 x
2.2.1. 远程系统升级 2.2.2. 配置设计安全 2.2.3. SEU缓解与配置错误检测 2.2.4. 配置数据压缩
2.2.1. 远程系统升级 x
2.2.1.1. 远程系统升级流程 2.2.1.2. 远程系统升级电路 2.2.1.3. 用户看门狗定时器（Watchdog Timer） 2.2.1.4. Dual Configuration Intel® FPGA IP核
2.2.1.2. 远程系统升级电路 x
2.2.1.2.1. 远程系统升级电路信号 2.2.1.2.2. 远程系统升级电路输入控制 2.2.1.2.3. 远程系统升级输入寄存器 2.2.1.2.4. 远程系统升级状态寄存器 2.2.1.2.5. 主状态机
2.2.2. 配置设计安全 x
2.2.2.1. AES加密保护 2.2.2.2. Unique Chip ID 2.2.2.3. JTAG Secure模式 2.2.2.4. 验证保护 2.2.2.5. JTAG指令可用性 2.2.2.6. 配置闪存权限
2.2.2.1. AES加密保护 x
2.2.2.1.1. 加密和解密
2.2.2.2. Unique Chip ID x
2.2.2.2.1. Unique Chip ID Intel® FPGA IP核
2.2.2.3. JTAG Secure模式 x
2.2.2.3.1. JTAG安全模式指令
2.2.2.6. 配置闪存权限 x
2.2.2.6.1. Flash区域访问控制和不变性
2.2.3. SEU缓解与配置错误检测 x
2.2.3.1. 配置错误检测 2.2.3.2. 用户模式错误检测 2.2.3.3. 错误检测时序 2.2.3.4. 从CRC错误中恢复
2.2.3.2. 用户模式错误检测 x
2.2.3.2.1. 错误检测模块 2.2.3.2.2. CHANGE_EDREG JTAG指令
2.2.3.3. 错误检测时序 x
2.2.3.3.1. 错误检测频率 2.2.3.3.2. 循环冗余校验计算时间
2.3. 配置详情 x
2.3.1. 配置顺序 2.3.2. Intel® MAX® 10配置管脚
2.3.1. 配置顺序 x
2.3.1.1. 上电 2.3.1.2. 配置 2.3.1.3. 配置错误处理 2.3.1.4. 初始化 2.3.1.5. 用户模式
2.3.1.1. 上电 x
2.3.1.1.1. 单电源和双电源 Intel® MAX® 10器件的POR监控电压轨 2.3.1.1.2. Intel® MAX® 10器件的监控电源斜坡时间要求
3. Intel® MAX® 10 FPGA配置设计指南 x
3.1. 两用配置管脚 3.2. 配置 Intel® MAX® 10器件时使用JTAG配置 3.3. Intel® MAX® 10器件配置中使用内部配置 3.4. 在 Intel® Quartus® Prime软件中实现ISP钳位 3.5. 通过用户逻辑访问远程系统升级 3.6. 错误检测 3.7. 使能数据压缩 3.8. AES加密 3.9. Intel® MAX® 10 JTAG安全设计实例
3.1. 两用配置管脚 x
3.1.1. 指南：两用配置管脚 3.1.2. 使能两用管脚
3.1.1. 指南：两用配置管脚 x
3.1.1.1. JTAG管脚共享行为
3.2. 配置 Intel® MAX® 10器件时使用JTAG配置 x
3.2.1. 自动生成第三方编程工具的配置文件 使用 Intel® Quartus® Prime Programmer生成第三方编程文件 3.2.3. JTAG配置设置 3.2.4. JTAG配置中的ICB设置
3.3. Intel® MAX® 10器件配置中使用内部配置 x
3.3.1. 选择内部配置模式 3.3.2. .pof和ICB设置 3.3.3. 将.pof文件编程到内部闪存
3.3.2. .pof和ICB设置 x
3.3.2.1. 自动生成的.pof 3.3.2.2. 使用Convert Programming Files生成.pof 使用 Intel® Quartus® Prime Programmer生成第三方编程文件
3.4. 在 Intel® Quartus® Prime软件中实现ISP钳位 x
3.4.1. 创建IPS文件 3.4.2. 执行IPS文件
3.6. 错误检测 x
3.6.1. 验证错误检测功能 3.6.2. 使能错误检测 3.6.3. 通过用户逻辑访问错误检测模块
3.7. 使能数据压缩 x
3.7.1. 先使能压缩再设计编译 3.7.2. 设计编译后使能压缩
3.8. AES加密 x
3.8.1. 生成.ekp文件和加密配置文件 3.8.2. 从.ekp文件生成.jam/.jbc/.svf文件 3.8.3. 编程.ekp文件和加密的POF文件 3.8.4. 内部配置中的加密
3.8.3. 编程.ekp文件和加密的POF文件 x
3.8.3.1. 单独编程.ekp文件和加密的.pof 3.8.3.2. .ekp集成到.pof的编程
3.9. Intel® MAX® 10 JTAG安全设计实例 x
3.9.1. 内部和外部JTAG接口 3.9.2. 通过内部JTAG接口访问JTAG控制块时使用的JTAG WYSIWYG原子 3.9.3. 执行LOCK和UNLOCK JTAG指令 3.9.4. 验证JTAG安全模式
4. Intel® MAX® 10 FPGA配置IP核实现指南 x
4.1. Unique Chip ID Intel® FPGA IP核 4.2. 双配置 Intel® FPGA IP核
4.1. Unique Chip ID Intel® FPGA IP核 x
4.1.1. 例化Unique Chip ID Intel® FPGA IP核。 4.1.2. 复位Unique Chip ID Intel® FPGA IP核。
4.2. 双配置 Intel® FPGA IP核 x
4.2.1. 例化Dual Configuration Intel® FPGA IP核
5. 双配置 Intel® FPGA IP核参考 x
5.1. Dual Configuration Intel® FPGA IP Core Avalon® 存储器映射地址映射 5.2. 双配置 Intel® FPGA IP核
6. Unique Chip ID Intel® FPGA IP核参考 x
6.1. Unique Chip ID Intel® FPGA IP Core端口
1. Intel® MAX® 10 FPGA配置概述
2. Intel® MAX® 10 FPGA配置方案和功能
3. Intel® MAX® 10 FPGA配置设计指南
4. Intel® MAX® 10 FPGA配置IP核实现指南
5. 双配置 Intel® FPGA IP核参考
6. Unique Chip ID Intel® FPGA IP核参考
7. Intel® MAX® 10 FPGA配置用户指南文档修订历史

3.6.3. 通过用户逻辑访问错误检测模块

错误检测电路将计算的32-bit CRC标识存储在32-bit寄存器中。用户逻辑从内核中读取该标识。fiftyfivenm_crcblock原语为一个WYSIWYG组件，用于建立用户逻辑到错误检测电路的接口。fiftyfivenm_crcblock原语原子，其中包含atom中必需要有的输入和输出端口。要访问逻辑阵列，必须将fiftyfivenm_crcblock WYSIWYG atom插入设计中。建议的.clk端口时钟频率应遵循EDCRC模块的时钟频率。
图 15.  Intel® MAX® 10器件错误检测模块结构图（带接口）

以下实例显示如何定义 Intel® MAX® 10器件中WYSIWYG原子的输入和输出端口。 

fiftyfivenm_crcblock <name>
(
	.clk(<ED_CLK clock source>),
	.shiftnld(<ED_SHIFTNLD source>),
	.ldsrc (<LDSRC source>),
	.crcerror(<CRCERROR_CORE out destination>),
	.regout(<output destination>)
);
defparam <crcblock_name>.oscillator_divider = <internal oscillator division (1 to 256)>;
表 31.  端口定义
端口 Input/ Output 定义
<crcblock_name> — CRC模块的唯一标识符，代表给定描述语言（例如：Verilog HDL、VHDL和AHDL）的所有合法标识符名称。该字段是必需的。
.clk(<clock source> Input 该信号旨在作为本单元的时钟输入。本单元的所有操作皆与该时钟上升沿相关。无论其是否将数据加载到单元中，亦或是将数据从单元输出，都总是在上升沿进行。该端口为必需。
.shiftnld (<shiftnld source>) Input 该信号是错误检测块的输入。如果shiftnld=1，则数据从从内部移位寄存器移入clk每一个上升沿处的regout。如果shiftnld=0，则根据ldsrc端口输入，移位寄存器并行加载预计算出的CRC值，或者更新寄存器内容。该端口是必需条件。
.ldsrc (<ldsrc source>) Input 该信号是错误检测模块的输入。若ldsrc=0，则选择将预先计算的CRC寄存器的数据加载到shiftnld=0的clk上升沿处的32 bit移位寄存器中。如果Ifldsrc=1，则选择将标识寄存器(CRC计算的结果)的数据加载到shiftnld=0的clk上升沿处的移位寄存器中。当shiftnld=1时，该端口被忽略。该端口为必需条件。
.crcerror (<crcerror out destination>) Output 该信号是与器件内部振荡器(100-MHz或80-MHz内部振荡器)同步的单元的输出，而非与clk端口同步的单元的输出。如果错误模块检测到已翻转的SRAM位，并且内部CRC计算得数与预先计算的值不同，则自动该信号自动置位到高电平。必需将该信号连接到输出管脚或者双向管脚。如果连接到输出管脚，只可监控CRC_ERROR管脚（内核无法访问该输出）。如果CRC_ERROR信号被内核逻辑用于读取错误检测逻辑，则该信号必须连接到BIDIR管脚。要将该信号直接馈送到内核，可通过将信号馈送至BIDIR管脚来实现，但该管脚的oe端口必须已连接VCC。
.regout (<output destination>) Output 该信号是错误检测移位寄存器的输出，其同步到clk端口，将由内核逻辑进行读取。此信号在每个周期移动一位。用户需要对该clk信号计时31个周期，以读取移位寄存器的32个位。.regout端口上的值是实际值的反转（inversion）。
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