Intel® MAX® 10 FPGA配置用户指南

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ID 683865
日期 1/10/2022
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1. Intel® MAX® 10 FPGA配置概述 2. Intel® MAX® 10 FPGA配置方案和功能 3. Intel® MAX® 10 FPGA配置设计指南 4. Intel® MAX® 10 FPGA配置IP核实现指南 5. 双配置 Intel® FPGA IP核参考 6. Unique Chip ID Intel® FPGA IP核参考 7. Intel® MAX® 10 FPGA配置用户指南文档修订历史
2. Intel® MAX® 10 FPGA配置方案和功能 x
2.1. 配置方案 2.2. 配置功能 2.3. 配置详情
2.1. 配置方案 x
2.1.1. JTAG配置 2.1.2. 内部配置
2.1.1. JTAG配置 x
2.1.1.1. JTAG管脚
2.1.2. 内部配置 x
2.1.2.1. 内部配置模式 2.1.2.2. 配置闪存器件 2.1.2.3. 在系统编程 2.1.2.4. 初始化配置位 2.1.2.5. 内部配置时间
2.1.2.2. 配置闪存器件 x
2.1.2.2.1. 配置闪存扇区 2.1.2.2.2. 配置闪存编程时间
2.1.2.3. 在系统编程 x
2.1.2.3.1. ISP钳位功能 2.1.2.3.2. 实时ISP 2.1.2.3.3. ISP和实时ISP指令
2.2. 配置功能 x
2.2.1. 远程系统升级 2.2.2. 配置设计安全 2.2.3. SEU缓解与配置错误检测 2.2.4. 配置数据压缩
2.2.1. 远程系统升级 x
2.2.1.1. 远程系统升级流程 2.2.1.2. 远程系统升级电路 2.2.1.3. 用户看门狗定时器（Watchdog Timer） 2.2.1.4. Dual Configuration Intel® FPGA IP核
2.2.1.2. 远程系统升级电路 x
2.2.1.2.1. 远程系统升级电路信号 2.2.1.2.2. 远程系统升级电路输入控制 2.2.1.2.3. 远程系统升级输入寄存器 2.2.1.2.4. 远程系统升级状态寄存器 2.2.1.2.5. 主状态机
2.2.2. 配置设计安全 x
2.2.2.1. AES加密保护 2.2.2.2. Unique Chip ID 2.2.2.3. JTAG Secure模式 2.2.2.4. 验证保护 2.2.2.5. JTAG指令可用性 2.2.2.6. 配置闪存权限
2.2.2.1. AES加密保护 x
2.2.2.1.1. 加密和解密
2.2.2.2. Unique Chip ID x
2.2.2.2.1. Unique Chip ID Intel® FPGA IP核
2.2.2.3. JTAG Secure模式 x
2.2.2.3.1. JTAG安全模式指令
2.2.2.6. 配置闪存权限 x
2.2.2.6.1. Flash区域访问控制和不变性
2.2.3. SEU缓解与配置错误检测 x
2.2.3.1. 配置错误检测 2.2.3.2. 用户模式错误检测 2.2.3.3. 错误检测时序 2.2.3.4. 从CRC错误中恢复
2.2.3.2. 用户模式错误检测 x
2.2.3.2.1. 错误检测模块 2.2.3.2.2. CHANGE_EDREG JTAG指令
2.2.3.3. 错误检测时序 x
2.2.3.3.1. 错误检测频率 2.2.3.3.2. 循环冗余校验计算时间
2.3. 配置详情 x
2.3.1. 配置顺序 2.3.2. Intel® MAX® 10配置管脚
2.3.1. 配置顺序 x
2.3.1.1. 上电 2.3.1.2. 配置 2.3.1.3. 配置错误处理 2.3.1.4. 初始化 2.3.1.5. 用户模式
2.3.1.1. 上电 x
2.3.1.1.1. 单电源和双电源 Intel® MAX® 10器件的POR监控电压轨 2.3.1.1.2. Intel® MAX® 10器件的监控电源斜坡时间要求
3. Intel® MAX® 10 FPGA配置设计指南 x
3.1. 两用配置管脚 3.2. 配置 Intel® MAX® 10器件时使用JTAG配置 3.3. Intel® MAX® 10器件配置中使用内部配置 3.4. 在 Intel® Quartus® Prime软件中实现ISP钳位 3.5. 通过用户逻辑访问远程系统升级 3.6. 错误检测 3.7. 使能数据压缩 3.8. AES加密 3.9. Intel® MAX® 10 JTAG安全设计实例
3.1. 两用配置管脚 x
3.1.1. 指南：两用配置管脚 3.1.2. 使能两用管脚
3.1.1. 指南：两用配置管脚 x
3.1.1.1. JTAG管脚共享行为
3.2. 配置 Intel® MAX® 10器件时使用JTAG配置 x
3.2.1. 自动生成第三方编程工具的配置文件 使用 Intel® Quartus® Prime Programmer生成第三方编程文件 3.2.3. JTAG配置设置 3.2.4. JTAG配置中的ICB设置
3.3. Intel® MAX® 10器件配置中使用内部配置 x
3.3.1. 选择内部配置模式 3.3.2. .pof和ICB设置 3.3.3. 将.pof文件编程到内部闪存
3.3.2. .pof和ICB设置 x
3.3.2.1. 自动生成的.pof 3.3.2.2. 使用Convert Programming Files生成.pof 使用 Intel® Quartus® Prime Programmer生成第三方编程文件
3.4. 在 Intel® Quartus® Prime软件中实现ISP钳位 x
3.4.1. 创建IPS文件 3.4.2. 执行IPS文件
3.6. 错误检测 x
3.6.1. 验证错误检测功能 3.6.2. 使能错误检测 3.6.3. 通过用户逻辑访问错误检测模块
3.7. 使能数据压缩 x
3.7.1. 先使能压缩再设计编译 3.7.2. 设计编译后使能压缩
3.8. AES加密 x
3.8.1. 生成.ekp文件和加密配置文件 3.8.2. 从.ekp文件生成.jam/.jbc/.svf文件 3.8.3. 编程.ekp文件和加密的POF文件 3.8.4. 内部配置中的加密
3.8.3. 编程.ekp文件和加密的POF文件 x
3.8.3.1. 单独编程.ekp文件和加密的.pof 3.8.3.2. .ekp集成到.pof的编程
3.9. Intel® MAX® 10 JTAG安全设计实例 x
3.9.1. 内部和外部JTAG接口 3.9.2. 通过内部JTAG接口访问JTAG控制块时使用的JTAG WYSIWYG原子 3.9.3. 执行LOCK和UNLOCK JTAG指令 3.9.4. 验证JTAG安全模式
4. Intel® MAX® 10 FPGA配置IP核实现指南 x
4.1. Unique Chip ID Intel® FPGA IP核 4.2. 双配置 Intel® FPGA IP核
4.1. Unique Chip ID Intel® FPGA IP核 x
4.1.1. 例化Unique Chip ID Intel® FPGA IP核。 4.1.2. 复位Unique Chip ID Intel® FPGA IP核。
4.2. 双配置 Intel® FPGA IP核 x
4.2.1. 例化Dual Configuration Intel® FPGA IP核
5. 双配置 Intel® FPGA IP核参考 x
5.1. Dual Configuration Intel® FPGA IP Core Avalon® 存储器映射地址映射 5.2. 双配置 Intel® FPGA IP核
6. Unique Chip ID Intel® FPGA IP核参考 x
6.1. Unique Chip ID Intel® FPGA IP Core端口
1. Intel® MAX® 10 FPGA配置概述
2. Intel® MAX® 10 FPGA配置方案和功能
3. Intel® MAX® 10 FPGA配置设计指南
4. Intel® MAX® 10 FPGA配置IP核实现指南
5. 双配置 Intel® FPGA IP核参考
6. Unique Chip ID Intel® FPGA IP核参考
7. Intel® MAX® 10 FPGA配置用户指南文档修订历史

2.2.2.6. 配置闪存权限

JTAG安全模式和验证保护功能决定CFM运行权限。下表列出基于安全性设置允许的操作。
表 17.   Intel® MAX® 10器件的CFM权限
操作 JTAG Secure模式禁用 JTAG Secure模式使能
验证保护禁用 验证保护使能 验证保护禁用 验证保护使能
通过内核的ISP 非法操作 非法操作 非法操作 非法操作
通过JTAG管脚的ISP 完全访问权限 仅编程和擦除 无访问权限 无访问权限
通过内核的实时ISP 完全访问权限 仅编程和擦除 无访问权限 无访问权限
通过JTAG管脚的实时ISP 完全访问权限 仅编程和擦除 无访问权限 无访问权限
UFM接口通过内核 6 完全访问权限 完全访问权限 完全访问权限 完全访问权限

本章节内容
Flash区域访问控制和不变性

相关信息
6 如果选择双压缩映像模式，则通过内核的UFM接口可用。
二级标题