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3.5. 通过用户逻辑访问远程系统升级
以下实例显示 Intel® MAX® 10器件中WYSIWYG原子的输入和输出端口的定义。
注: WYSIWYG(所见即所得)是一种优化技术,可对 Intel® Quartus® Prime软件内的Verilog Quartus Mapping网表进行优化。
fiftyfivenm_rublock <rublock_name> ( .clk(<clock source>), .shiftnld(<shiftnld source>), .captnupdt(<captnupdt source>), .regin(<regin input source from the core>), .rsttimer(<input signal to reset the watchdog timer>), .rconfig(<input signal to initiate configuration>), .regout(<data output destination to core>) ); defparam <rublock_name>.sim_init_config = <initial configuration for simulation only>; defparam <rublock_name>.sim_init_watchdog_value = <initial watchdog value for simulation only>; defparam <rublock_name>.sim_init_config = <initial status register value for simulation only>;
端口 | Input/Output | 定义 |
---|---|---|
<rublock_name> | - | RSU Block的唯一标识符。给定描述语言(例如:Verilog、VHDL、AHDL等等)中所有合法标识符名称 。此字段为必需内容。 |
.clk(<clock source>) | Input | 该信号旨在作为本单元的时钟输入。本单元的所有操作皆与该时钟上升沿相关。无论其是否将数据加载到单元中,亦或是将数据从单元输出,都总是在上升沿进行 。该字段也是必需内容。 |
.shiftnld(<shiftnld source>) | Input | 该信号是远程系统升级模块的输入。如果shiftnld = 1,则数据从内部移位寄存器移动到clk每个上升沿处的regout,然后再从regin移入内部移位寄存器。此字段为必需内容。 |
.captnupdt(<captnupdt source>) | Input | 该信号是远程系统升级块的输入。该信号控制何时采用读取配置模式,以及何时写入配置控制寄存器的协议。该字段为必需内容。 |
.regin(<regin input source from the core>) | Input | 该信号是远程系统升级模块的输入,用于将所有数据加载到内核。数据在clk的上升沿被移入到内部寄存器。此字段是必需的。 |
.rsttimer(<input signal to reset the watchdog timer>) | Input | 该信号是远程升级块中看门狗定时器的输入。该信号为高电平时,将复位看门狗定时器。此字段是必需内容。 |
.rconfig(<input signal to initiate configuration>) | Input | 该信号是远程升级块中看门狗定时器的输入。该信号为高电平时,将复位看门狗定时器。此字段是必需内容。 |
.regout(<data output destination to core>) | Output | 该信号是.clk中每个上升沿处被更新内部移位寄存器的输出,是一个1位输出。控制信号决定该输出数据。该字段为必需内容。 |