存储器模块规范

Intel® Arria® 10器件数据表

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ID 683771

日期 5/08/2017

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存储器模块规范

要实现最大的存储器模块性能，需要使用一个通过片上PLL的全局时钟布线的存储器模块时钟，并设置成50%输出占空比。使用 Quartus® Prime软件报告存储器模块时钟方案的时序。

当使用错误检测循环冗余校验（CRC）功能时，f_MAX没有降级(degradation)。

表 42. Arria® 10器件的存储器模块性能规范(0.9 V典型值上的V_CC和V_CCP)
存储器	模式	性能
存储器	模式	–E1L, –E1S	–I1L, –I1S	–E2L, –E2S, –E2V, –I2L, –I2S, –I2V	–E3S, –E3V	–I3S, –I3V	单位
MLAB	单端口，所有支持的宽度(×16/×32)	700	660	570	490	490	MHz
	简单双端口，所有支持的宽度(×16/×32)	700	660	570	490	490	MHz
	read-during-write选项设为Old Data的简单双端口，所有支持的宽度	460	450	400	330	330	MHz
	ROM，所有支持的宽度(×16/×32)	700	660	570	490	490	MHz
M20K模块	单端口，所有支持的宽度	730	690	625	530	510	MHz
	简单双端口，所有支持的宽度	730	690	625	530	510	MHz
	read-during-write选项设为Old Data的简单双端口，所有支持的宽度	550	520	470	410	410	MHz
	ECC使能的简单双端口，512 × 32	470	450	410	360	360	MHz
	ECC和可选的流水线寄存器使能的简单双端口，512 × 32	620	590	520	470	470	MHz
	真双端口，所有支持的宽度	730	690	600	480	480	MHz
	ROM，所有支持的宽度	730	690	625	530	510	MHz

表 43. Arria® 10器件的存储器模块性能规范(0.95 V典型值上的V_CC和V_CCP)
存储器	模式	性能
存储器	模式	–I1L, –I1S	–I2L, –I2S	单位
MLAB	单端口，所有支持的宽度(×16/×32)	706	610	MHz
	简单双端口，所有支持的宽度(×16/×32)	706	610	MHz
	在同一地址进行读写的简单双端口	482	428	MHz
	ROM，所有支持的宽度(×16/×32)	706	610	MHz
M20K模块	单端口，所有支持的宽度	735	670	MHz
	简单双端口，所有支持的宽度	735	670	MHz
	read-during-write选项设为Old Data的简单双端口，所有支持的宽度	555	500	MHz
	ECC使能的简单双端口，512 × 32	480	440	MHz
	ECC和可选的流水线寄存器使能的简单双端口，512 × 32	630	555	MHz
	真双端口，所有支持的宽度	735	640	MHz
	ROM，所有支持的宽度	735	670	MHz