Intel® Arria® 10器件数据表

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ID 683771
日期 5/08/2017
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Arria® 10器件数据表
Arria® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程的IOE延时 术语 文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规格 无校准阻值容差的OCT规范 管脚电容 内部弱上拉和弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O参考电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范 HPS规范
收发器性能规范 x
Arria® 10 GX/SX器件的收发器性能 Arria® 10 GX/SX器件的高速串行收发器光纤接口性能 Arria® 10 GT器件的收发器性能 Arria® 10 GT器件的高速串行收发器光纤接口性能 Arria® 10 GX、SX和GT器件的收发器规格
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二极管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二极管规范 x
内部温度传感二极管规范 外部温度传感二极管规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器支持的存储器标准 HPS硬核存储控制器支持的存储器标准 DLL频率范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
HPS规范 x
HPS复位输入要求 HPS时钟性能 HPS PLL规范 Quad SPI闪存时序特征 SPI时序特征 SD/MMC时序特征 USB ULPI时序特征 以太网介质访问控制器（EMAC）时序特征 I2C时序特征 NAND时序特征 走线时序特征 GPIO接口
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能 HPS PLL输出规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK与DATA[]比率(r) 当DCLK-to-DATA[] = 1时的FPP配置时序 当DCLK-to-DATA[] >1时的FPP配置时序
Arria® 10器件数据表

以太网介质访问控制器（EMAC）时序特征

表 67.   Arria® 10器件的简化的千兆介质独立接口(RGMII)TX时序要求
符号 说明 最小值 典型值 最大值 单位
Tclk (1000Base-T) TX_CLK时钟周期 — 8 — ns
Tclk (100Base-T) TX_CLK时钟周期 — 40 — ns
Tclk (10Base-T) TX_CLK时钟周期 — 400 — ns
Tdutycycle TX_CLK占空比 45 50 55 %
Td 95 TX_CLK到TXD/TX_CTL输出数据延迟 -0.5 — 0.5 ns
图 14. RGMII TX时序图
表 68.   Arria® 10器件的RGMII RX时序要求
符号 说明 最小值 典型值 最大值 单位
Tclk (1000Base-T) RX_CLK时钟周期 — 8 — ns
Tclk (100Base-T) RX_CLK时钟周期 — 40 — ns
Tclk (10Base-T) RX_CLK时钟周期 — 400 — ns
Tsu RX_D/RX_CTL建立时间 1 — — ns
Th 96 RX_D/RX_CTL保持时间 1 — — ns
图 15. RGMII RX时序图
表 69.   Arria® 10器件的简化的介质独立接口(RMII)时钟时序要求
符号 说明 最小值 典型值 最大值 单位
Tclk (100Base-T) TX_CLK时钟周期 — 20 — ns
Tclk (10Base-T) TX_CLK时钟周期 — 20 — ns
Tdutycycle 时钟占空比，内部时钟源 35 50 65 %
Tdutycycle 时钟占空比，外部时钟源 35 50 65 %
表 70.   Arria® 10器件的RMII TX时序要求
符号 说明 最小值 典型值 最大值 单位
Td TX_CLK到TXD/TX_CTL输出数据延迟 7 — 10 ns
表 71.   Arria® 10器件的RMII RX时序要求
符号 说明 最小值 典型值 最大值 单位
Tsu RX_D/RX_CTL建立时间 1 — — ns
Th RX_D/RX_CTL保持时间 0.4 — — ns
表 72.   Arria® 10器件的管理数据输入/输出(MDIO)时序要求
符号 说明 最小值 典型值 最大值 单位
Tclk MDC时钟周期 — 400 — ns
Td MDC到MDIO输出数据延迟 10.2 — 20 ns
Tsu MDIO数据的建立时间 10 — — ns
Th MDIO数据的保持时间 10 — — ns
图 16. MDIO时序图
相关信息
95 上升和下降时间取决于I/O标准，驱动强度和加载。Intel建议仿真您的配置。
96 关于详细信息，请参考 Arria® 10 SoC器件设计指南。
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