Intel® Arria® 10器件数据表

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ID 683771
日期 5/08/2017
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Arria® 10器件数据表
Arria® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程的IOE延时 术语 文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规格 无校准阻值容差的OCT规范 管脚电容 内部弱上拉和弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O参考电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范 HPS规范
收发器性能规范 x
Arria® 10 GX/SX器件的收发器性能 Arria® 10 GX/SX器件的高速串行收发器光纤接口性能 Arria® 10 GT器件的收发器性能 Arria® 10 GT器件的高速串行收发器光纤接口性能 Arria® 10 GX、SX和GT器件的收发器规格
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二极管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二极管规范 x
内部温度传感二极管规范 外部温度传感二极管规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器支持的存储器标准 HPS硬核存储控制器支持的存储器标准 DLL频率范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
HPS规范 x
HPS复位输入要求 HPS时钟性能 HPS PLL规范 Quad SPI闪存时序特征 SPI时序特征 SD/MMC时序特征 USB ULPI时序特征 以太网介质访问控制器（EMAC）时序特征 I2C时序特征 NAND时序特征 走线时序特征 GPIO接口
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能 HPS PLL输出规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK与DATA[]比率(r) 当DCLK-to-DATA[] = 1时的FPP配置时序 当DCLK-to-DATA[] >1时的FPP配置时序
Arria® 10器件数据表

最短配置时间评估

表 86.   Arria® 10器件的最短配置时间评估评估值基于“ Arria® 10 器件的配置比特流大小”表中未压缩的配置比特流大小。
器件系列 系列种类 主动串行126 快速被动并行127
宽度 DCLK (MHz) 最短配置时间(ms) 宽度 DCLK (MHz) 最短配置时间(ms)
Arria® 10 GX GX 160 4 100 204.81 32 100 25.60
GX 220 4 100 204.81 32 100 25.60
GX 270 4 100 306.48 32 100 38.31
GX 320 4 100 306.48 32 100 38.31
GX 480 4 100 443.35 32 100 55.42
GX 570 4 100 632.08 32 100 79.01
GX 660 4 100 632.08 32 100 79.01
GX 900 4 100 883.20 32 100 110.40
GX 1150 4 100 883.20 32 100 110.40
Arria® 10 GT GT 900 4 100 883.20 32 100 110.40
GT 1150 4 100 883.20 32 100 110.40
Arria® 10 SX SX 160 4 100 204.81 32 100 25.60
SX 220 4 100 204.81 32 100 25.60
SX 270 4 100 306.48 32 100 38.31
SX 320 4 100 306.48 32 100 38.31
SX 480 4 100 443.35 32 100 55.42
SX 570 4 100 632.08 32 100 79.01
SX 660 4 100 632.08 32 100 79.01
相关信息
126 最小配置时间是基于100 MHz的DCLK频率计算得到的。只有外部的 CLKUSR可以保证100 MHz的频率准确度。如果使用100 MHz的内部振荡器，那么可能得不到100 MHz的实际频率。对于使用内部振荡器的DCLK频率，请参考AS配置方案表中的DCLK频率规范。
127 最大FPGA FPP带宽可能会超过某些外部存储器或控制逻辑的带宽。
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