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Ixiasoft
高速I/O规范
符号 | 条件 | –E1L, –E1S 66, –I1L, –I1S66 | –E2L, –E2S66, –E2V, –I2L, –I2S66, –I2V | –E3L, –E3S66, –E3V, –I3L, –I3S66, –I3V | 单位 | |||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|
Min | Typ | Max | Min | Typ | Max | Min | Typ | Max | ||||
fHSCLK_in (输入时钟频率) 真差分I/O标准 | 时钟增强因子(clock boost factor) W = 1 to 40 67 | 10 | — | 800 | 10 | — | 700 | 10 | — | 625 | MHz | |
fHSCLK_in (输入时钟频率)单端I/O标准 | 时钟增强因子 W = 1 to 40 67 | 10 | — | 625 | 10 | — | 625 | 10 | — | 525 | MHz | |
fHSCLK_OUT (输出时钟频率) | — | — | — | 800 68 | — | — | 700 68 | — | — | 625 68 | MHz | |
发送器 | 真差分I/O标准 - fHSDR (数据速率) 69 | SERDES因子 J = 4 to 10 70 72 71 | 72 | — | 1600 | 72 | — | 1434 | 72 | — | 1250 | Mbps |
SERDES因子 J = 3 70 72 71 | 72 | — | 1200 | 72 | — | 1076 | 72 | — | 938 | Mbps | ||
SERDES因子 J = 2, 使用DDR寄存器 | 72 | — | 333 73 | 72 | — | 275 73 | 72 | — | 250 73 | Mbps | ||
SERDES因子 J = 1, 使用DDR寄存器 | 72 | — | 333 73 | 72 | — | 275 73 | 72 | — | 250 73 | Mbps | ||
tx Jitter - 真差分I/O标准 | 600 Mbps – 1.6 Gbps的数据速率的总抖动 | — | — | 160 | — | — | 200 | — | — | 250 | ps | |
小于600 Mbps的数据速率的总抖动 | — | — | 0.1 | — | — | 0.12 | — | — | 0.15 | UI | ||
tDUTY 74 | 差分I/O标准的TX输出时钟占空比 | 45 | 50 | 55 | 45 | 50 | 55 | 45 | 50 | 55 | % | |
tRISE & & tFALL 71 75 | 真差分I/O标准 | — | 160 — | — | —— | 180 | — | — | 200 | ps | ||
TCCS 74 69 | 真差分I/O标准 | — | — | 150 | — | — | 150 | — | — | 150 | ps | |
接收器 | 真差分I/O标准 - fHSDRDPA(数据速率) | SERDES因子 J = 4 to 10 70 72 71 | 150 | — | 1600 | 150 | — | 1434 | 150 | — | 1250 | Mbps |
SERDES因子 J = 3 70 72 71 | 150 | — | 1200 | 150 | — | 1076 | 150 | — | 938 | Mbps | ||
fHSDR (数据速率) (无DPA) 69 | SERDES因子 J = 3 to 10 | 72 | — | 76 | 72 | — | 76 | 72 | — | 76 | Mbps | |
SERDES因子 J = 2, 使用DDR寄存器 | 72 | — | 73 | 72 | — | 73 | 72 | — | 73 | Mbps | ||
SERDES因子 J = 1, 使用DDR寄存器 | 72 | — | 73 | 72 | — | 73 | 72 | — | 73 | Mbps | ||
DPA (FIFO模式) | DPA运行长度 | — | — | — | 10000 | — | — | 10000 | — | — | 10000 | UI |
DPA (软核CDR模式) | DPA运行长度 | SGMII/GbE协议 | — | — | 5 | — | — | 5 | — | — | 5 | UI |
所有其他协议 | — | — | 每个208 UI上50次数据传输(50 data transition per 208 UI ) | — | — | 每个208 UI上50次数据传输 | — | — | 每个208 UI上50次数据传输 | — | ||
Soft CDR模式 | Soft-CDR ppm容限 | — | — | — | 300 | — | — | 300 | — | — | 300 | ± ppm |
Non DPA模式 | 采样窗口 | — | — | — | 300 | — | — | 300 | — | — | 300 | ps |
66 此速度等级适用于VCC = 0.95 V规范。
67 时钟增强因子 (W)是输入数据速率与输入时钟速率之间的比率。
68 通过使用PHY时钟网络实现。
69 需要具有PCB走线长度的封装偏移补偿。
70 Fmax规范基于用于串行数据的快速时钟。接口Fmax也取决于依赖于设计并要求时序分析的并行时钟域。
71 VCC和VCCP必须在一个组合的电源层上,并且芯片到芯片接口的最大负载是5 pF。
72 最小规范取决于您使用的时钟源 (例如PLL和时钟管脚)和时钟布线资源 (全局,局部和本地)。I/O差分缓存和串化器没有最小翻转率。
73 最大的理想数据速率是 SERDES因子 (J) x PLL最大输出频率(fOUT),前提是您能够关闭设计时序并且信号完整性要满足接口要求。
74 不应用于 DIVCLK = 1。
75 仅应用于默认的预加重和VOD设置。
76 通过执行链路时序收敛分析能够评估非DPA模式的可实现最大数据速率。您必须考虑电路板偏移裕量,发送器延迟裕量以及接收器采样裕量以决定支持的最大数据速率。