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早期管脚规划与I/O约束分析
| 号码 | 完成? | 核查表项目 |
|---|---|---|
| 1 | 设计完成前，使用Create Top-Level Design File命令，通过I/O Assignment Analysis来检查I/O约束。 |
在许多设计环境下，FPGA设计人员需要提前规划顶层FPGA I/O管脚，这样电路板设计人员就可着手开发PCB设计和布局。FPGA器件的I/O能力和电路板布局指导会影响管脚位置及其它约束类型。电路板设计团队在指定FPGA管脚时，要尽早在FPGA布局与布线（place-and-route）软件中验证管脚位置，以避免电路板设计更改，这样做至关重要。
提早开始FPGA管脚规划可增强对早期电路板布局的信心，降低错误机率并缩短设计面市的总体时间。设计源代码之前，使用 Intel® Quartus® Prime Pin Planner为Intel FPGA创建一个初始管脚（preliminary pin-out）。
在设计过程早期，系统架构师通常需要掌握标准I/O接口（如，存储器和总线接口）、设计中将使用的IP内核以及系统要求所定义的任何I/O相关约束信息。
Pin Planner Create/Import IP Core功能与IP catalog连接，可用于创建或导入使用I/O接口的定制IP内核。输入PLL和LVDS块，包括如动态相位对齐（DPA）选项，因为这些选项会影响管脚布局规则。在尽可能详细地输入I/O相关信息后，使用Pin Planner中的Create Top-Level Design File命令生成一个顶层设计网表（netlist）文件。可使用I/O分析结果更改约束或IP参数并重复检查过程直到I/O接口符合您的设计要求及通过 Intel® Quartus® Prime软件中的管脚检查。
规划完成后，可将初步的管脚位置信息传递给PCB设计人员。当设计完成后，使用由 Intel® Quartus® Prime Fitter生成的报告和消息进行管脚约束的最终签核。