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时钟和PLL选择
| 号码 | 完成? | 核查表项目 |
|---|---|---|
| 1 | 为时钟和全局控制信号选择使用正确的专用时钟管脚和布线信号。 | |
| 2 | 将器件PLL用于时钟管理。 | |
| 3 | 分析每个PLL和时钟管脚的输入和输出布线连接。确保PLL输入都来自于专用时钟管脚或另一个PLL。 |
规划时钟方案的第一阶段是确定系统时钟要求。了解器件的可用时钟资源并相应地规划设计时钟方案。考虑时序性能的要求，以及一个特定时钟可驱动逻辑的量。
Intel® Stratix® 10器件支持专用低偏斜和高扇出布线网络。
专用时钟管脚直接驱动时钟网络，确保比其他I/O管脚更低的偏斜。使用专用布线网络获得一个具有低偏斜的可预见延迟以用于高扇出信号。也可使用时钟管脚和时钟网络来驱动控制信号，如异步复位。
将时钟输入连接到指定的PLL以驱动指定的低偏斜布线网络。分析每个PLL的全局资源可用性和每个时钟输入管脚的PLL可用性。
Intel® Stratix® 10器件包含将信号通过均衡延迟分布到整个架构的专用资源。这些资源通常用于时钟信号。也可将这些资源用于具有低偏斜要求的其他信号。 Intel® Stratix® 10器件中，这些资源作为可编程时钟布线实现，并允许用于可变大小低偏斜时钟网络的实现。
如果您的系统对时钟或控制信号的需求大于目标器件中所提供的量，则考虑存在备用专用时钟资源的情况，尤其是时钟延迟和时钟偏斜对设计性能无重大影响的低扇出和低频信号。使用 Intel® Quartus® Prime Assignment Editor中的Global Signal约束来选择全局布线类型，或将此约束设置为Off来指定该信号不使用任何全局布线资源。