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存储器接口
| 号码 | 完成? | 核查表项目 |
|---|---|---|
| 1 | 将External Memory Interfaces Intel Stratix 10 FPGA IP核用于每个存储器接口，并按照相关文档中的连接指导/规定。 | |
| 2 | 对于给定的bank，大部分存储器管脚被连接到专用位置。请参阅 Intel® Stratix® 10器件系列管脚连接指导了解管脚约束。 |
Intel® Stratix® 10器件提供有效的体系结构，通过其小型模块化I/O bank快速，轻松地安装宽型外部存储器接口。对于不支持收发器的器件， Intel® Stratix® 10 FPGA可支持器件任意侧上所有 I/O bank中的DDR外部存储器。
优化自校准External Memory Interfaces IP核以利用 Intel® Stratix® 10 I/O结构优势。External Memory Interfaces IP核支持设置外部存储器接口功能并有助于建立最适合您系统的物理接口（PHY）。在使用Intel存储控制器 Intel® FPGA IP功能时，External Memory Interfaces IP核被自动例化。如果将多个存储器接口设计到使用Intel FPGA IP核的器件中，就要为每个实例（instance）生成一个唯一接口，从而无需一次设计多次例化，且保证获得良好效果。
数据选通DQS和数据DQ管脚位置在 Intel® Stratix® 10器件中是固定的。在设计器件管脚之前，请参阅存储器接口指导，以了解这些及其他存储器相关信号连接的详细信息和重要规定。
利用PHY Lite for Parallel Interfaces Intel Stratix 10 FPGA IP核实现External Memory Interfaces IP核不支持的协议。
地址/命令bank中的地址和命令管脚必须遵循通过IP核生成的 <variation_name>_readme.txt文件中定义的固定管脚（pin-out）方案。管脚（pin-out）方案因存储器接口拓扑结构的不同而各不相同。管脚（pin-out）方案是必须遵循的硬件要求。部分方案需要3条通道（lane）来实现地址和命令管脚，而其它方案则需要4条。