Intel® Quartus® Prime Pro Edition User Guide: 设计约束

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ID 683143
日期 10/16/2019
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文档目录
文档目录 x
1. 限制设计 2. 接口规划 3. 管理器件I/O管脚 A. Intel® Quartus® Prime Pro Edition用户指南
1. 限制设计 x
1.1. 在GUI中指定设计约束设计 1.2. 使用Tcl脚本约束设计 1.3. 一个完全迭代的脚本流程 1.4. 约束设计修订历史
1.1. 在GUI中指定设计约束设计 x
1.1.1. 全局约束和分配 1.1.2. 节点，实体和实例级约束 1.1.3. Intel® Quartus® Prime GUI的组件之间的探测 1.1.4. 在GUI中指定时序约束
1.1.2. 节点，实体和实例级约束 x
1.1.2.1. 在Assignment Editor中指定特定实例约束 1.1.2.2. 指定多维总线约束 1.1.2.3. 在Pin Planner中指定I/O约束 1.1.2.4. 在Interface Planner中的规划接口约束 1.1.2.5. 使用Chip Planner调整约束 1.1.2.6. 使用Design Partition Planner对设计进行约束
1.2. 使用Tcl脚本约束设计 x
1.2.1. 创建一个工程并应用约束 1.2.2. 分配一个管脚 1.2.3. 生成 Intel® Quartus® Prime设置文件 1.2.4. Synopsys* Design Constraint (.sdc)文件 1.2.5. Tcl-only脚本流程
1.2.5. Tcl-only脚本流程 x
1.2.5.1. Tcl-only Timing Analysis
2. 接口规划 x
2.1. 接口规划概述 2.2. 使用Interface Planner 2.3. Interface Planner用户接口控制 2.4. Interface Planner报告 2.5. 接口规划修订历史
2.2. 使用Interface Planner x
2.2.1. 步骤1：设置和综合工程 2.2.2. 步骤2：初始化Interface Planner 2.2.3. 步骤3：使用工程分配更新规划 2.2.4. 步骤4：规划外围布局 2.2.5. 步骤5：报告布局数据 2.2.6. 步骤6：验证和导出规划约束
2.2.4. 步骤4：规划外围布局 x
2.2.4.1. 布局时钟网络 2.2.4.2. 保存和加载平面图
2.3. Interface Planner用户接口控制 x
2.3.1. 流程控制(Flow Controls) 2.3.2. Home选项卡控制 2.3.3. Assignments选项卡控制 2.3.4. Plan选项卡控制 2.3.5. Reports选项卡控制
2.4. Interface Planner报告 x
2.4.1. 报告汇总 2.4.2. 报告管脚 2.4.3. 报告HSSI通道 2.4.4. 报告时钟 2.4.5. 报告外围位置 2.4.6. 报告单元连接性 2.4.7. Report Instance Assignments(报告实例分配)
3. 管理器件I/O管脚 x
3.1. I/O规划概述 3.2. 分配I/O管脚 3.3. 导入和导出I/O管脚分配 3.4. 验证管脚分配 3.5. 验证I/O时序 3.6. 查看布线和时序延迟 3.7. 脚本编写API 3.8. 管理器件I/O管脚修订历史
3.1. I/O规划概述 x
3.1.1. 基本I/O规划流程 3.1.2. 集成PCB设计工具 3.1.3. Intel器件术语
3.2. 分配I/O管脚 x
3.2.1. 分配给独占管脚组(Assigning to Exclusive Pin Groups) 3.2.2. 分配摆率和驱动强度 3.2.3. 分配差分管脚 3.2.4. 使用Tcl命令输入管脚分配 3.2.5. 在HDL代码中输入管脚分配
3.2.3. 分配差分管脚 x
3.2.3.1. 覆盖差分管脚上的I/O布局规则
3.2.5. 在HDL代码中输入管脚分配 x
3.2.5.1. 使用低级I/O原语
3.3. 导入和导出I/O管脚分配 x
3.3.1. PCB工具的导入和导出 3.3.2. 移植分配到另一个目标器件
3.4. 验证管脚分配 x
3.4.1. I/O分配验证规则 3.4.2. I/O分配分析(I/O Assignment Analysis) 3.4.3. 了解I/O分析报告
3.4.2. I/O分配分析(I/O Assignment Analysis) x
3.4.2.1. 没有设计文件的早期I/O分配分析 3.4.2.2. 使用设计文件的I/O分配分析 3.4.2.3. 覆盖默认的I/O管脚分析
3.5. 验证I/O时序 x
3.5.1. 运行高级I/O时序 3.5.2. 通过容性负载调整I/O时序和功耗
3.5.1. 运行高级I/O时序 x
3.5.1.1. 电路板走线模型 3.5.1.2. 定义电路板走线模型 3.5.1.3. 修改电路板走线模型 3.5.1.4. 指定近端与远端I/O时序分析 3.5.1.5. 高级I/O时序分析报告
3.7. 脚本编写API x
3.7.1. 生成映射的网表 3.7.2. 保留管脚 3.7.3. 设置位置 3.7.4. Exclusive I/O Group 3.7.5. 摆率和驱动强度
1. 限制设计
2. 接口规划
3. 管理器件I/O管脚
A. Intel® Quartus® Prime Pro Edition用户指南

2.3.4. Plan选项卡控制

Plan选项卡包含以下控制，可帮助您在接口布局中定位和布局逻辑。 点击Plan Design以显示Plan选项卡。

直到将所生成的Interface Planner约束脚本添加到工程中，接口规划中的布局或者未布局才会应用到 Intel® Quartus® Prime工程中。

表 6.  Plan选项卡控制
命令 说明
列出布局的合法位置。
Locate Node 显示一列 Intel® Quartus® Prime Pro Edition工具，其中所选的设计单元在层次数据库中被引用。如果Locate Node命令被禁止用于Design Elements列表中的特定单元，那么因为此单元没有在设计中表示为一个单元。
Autoplace All 尝试在接口规划中的合法位置布局所有未布局的设计单元。
Autoplace Fixed 尝试将只有一个合法位置的所有未布局的设计单元布局到接口规划中。
Unplace All 对接口规划中的的所有已布局的设计单元进行布局解除。
Right-click > Auto-place selected element 尝试在接口规划中的合法位置布局已选的设计单元以及其所有子设计单元。
Chip View 显示目标器件芯片。放大以显示芯片详细信息。
Package View 显示目标器件封装。放大以显示芯片详细信息。
Show I/O Banks 在Plan选项卡中选择并颜色编码I/O bank。
Show Differential Pin Pair Connections 在一对差分管脚之间显示一条红色连接线。Package View使用字母p和n分别标记正管脚和负管脚。
Show PCIe Hard IP Interface Pins 在Plan选项卡中选择并颜色编码PCIe Hard IP接口。要访问此命令，右键点击Plan选项卡封装视图，然后选择x1 Lanes，x2 Lanes，x4 Lanes，x8 Lanes或者by 16 Lanes。使能后，在Color Legend中查看颜色编码。
Show DQ/DQS Pins 在Plan选项卡中选择并颜色编码PCIe Hard IP接口。要访问此命令，右键点击Plan选项卡封装视图，然后选择x4 Mode，x8/x9 Mode，x16/x16 Mode或者x32/x36 Mode。使能后，在Color Legend中查看颜色编码。
Right-click > Report Placeability of Selected Element 显示Reports选项卡上的详细信息，以相应的顺序显示所选单元在接口规划中的合法位置。
Copy Current View 将当前接口规划复制到剪贴板，以粘贴到其他文件中，例如文字处理或演示文稿文件。
Reset Plan 对所有已布局的设计单元解除布局，并从接口规划中删除应用的工程分配。将所有工程分配复位成使能的状态。您必须先布局设计单元，然后在运行Update Plan。此命令仅应用于接口规划，在应用Interface Planner脚本之前不会影响 Intel® Quartus® Prime工程分配。
Load Floorplan 使您能够选择并加载Interface Planner Floorplan Format (.plan)文件。通过点击Save Floorplan以此格式保存Interface Planner平面图文件。
Save Floorplan 可将Interface Planner平面图保存为.plan文件。
Undo/Redo buttons Undo按钮将还原在Plan选项卡中所作的最后更改。Redo重新实现最后一次撤销。当规划变更时，使用这些命令进行前进和后退操作。
图 18. 差分管脚对颜色编码
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