Intel® Quartus® Prime Pro Edition User Guide: 设计约束

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ID 683143
日期 10/16/2019
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文档目录 x
1. 限制设计 2. 接口规划 3. 管理器件I/O管脚 A. Intel® Quartus® Prime Pro Edition用户指南
1. 限制设计 x
1.1. 在GUI中指定设计约束设计 1.2. 使用Tcl脚本约束设计 1.3. 一个完全迭代的脚本流程 1.4. 约束设计修订历史
1.1. 在GUI中指定设计约束设计 x
1.1.1. 全局约束和分配 1.1.2. 节点，实体和实例级约束 1.1.3. Intel® Quartus® Prime GUI的组件之间的探测 1.1.4. 在GUI中指定时序约束
1.1.2. 节点，实体和实例级约束 x
1.1.2.1. 在Assignment Editor中指定特定实例约束 1.1.2.2. 指定多维总线约束 1.1.2.3. 在Pin Planner中指定I/O约束 1.1.2.4. 在Interface Planner中的规划接口约束 1.1.2.5. 使用Chip Planner调整约束 1.1.2.6. 使用Design Partition Planner对设计进行约束
1.2. 使用Tcl脚本约束设计 x
1.2.1. 创建一个工程并应用约束 1.2.2. 分配一个管脚 1.2.3. 生成 Intel® Quartus® Prime设置文件 1.2.4. Synopsys* Design Constraint (.sdc)文件 1.2.5. Tcl-only脚本流程
1.2.5. Tcl-only脚本流程 x
1.2.5.1. Tcl-only Timing Analysis
2. 接口规划 x
2.1. 接口规划概述 2.2. 使用Interface Planner 2.3. Interface Planner用户接口控制 2.4. Interface Planner报告 2.5. 接口规划修订历史
2.2. 使用Interface Planner x
2.2.1. 步骤1：设置和综合工程 2.2.2. 步骤2：初始化Interface Planner 2.2.3. 步骤3：使用工程分配更新规划 2.2.4. 步骤4：规划外围布局 2.2.5. 步骤5：报告布局数据 2.2.6. 步骤6：验证和导出规划约束
2.2.4. 步骤4：规划外围布局 x
2.2.4.1. 布局时钟网络 2.2.4.2. 保存和加载平面图
2.3. Interface Planner用户接口控制 x
2.3.1. 流程控制(Flow Controls) 2.3.2. Home选项卡控制 2.3.3. Assignments选项卡控制 2.3.4. Plan选项卡控制 2.3.5. Reports选项卡控制
2.4. Interface Planner报告 x
2.4.1. 报告汇总 2.4.2. 报告管脚 2.4.3. 报告HSSI通道 2.4.4. 报告时钟 2.4.5. 报告外围位置 2.4.6. 报告单元连接性 2.4.7. Report Instance Assignments(报告实例分配)
3. 管理器件I/O管脚 x
3.1. I/O规划概述 3.2. 分配I/O管脚 3.3. 导入和导出I/O管脚分配 3.4. 验证管脚分配 3.5. 验证I/O时序 3.6. 查看布线和时序延迟 3.7. 脚本编写API 3.8. 管理器件I/O管脚修订历史
3.1. I/O规划概述 x
3.1.1. 基本I/O规划流程 3.1.2. 集成PCB设计工具 3.1.3. Intel器件术语
3.2. 分配I/O管脚 x
3.2.1. 分配给独占管脚组(Assigning to Exclusive Pin Groups) 3.2.2. 分配摆率和驱动强度 3.2.3. 分配差分管脚 3.2.4. 使用Tcl命令输入管脚分配 3.2.5. 在HDL代码中输入管脚分配
3.2.3. 分配差分管脚 x
3.2.3.1. 覆盖差分管脚上的I/O布局规则
3.2.5. 在HDL代码中输入管脚分配 x
3.2.5.1. 使用低级I/O原语
3.3. 导入和导出I/O管脚分配 x
3.3.1. PCB工具的导入和导出 3.3.2. 移植分配到另一个目标器件
3.4. 验证管脚分配 x
3.4.1. I/O分配验证规则 3.4.2. I/O分配分析(I/O Assignment Analysis) 3.4.3. 了解I/O分析报告
3.4.2. I/O分配分析(I/O Assignment Analysis) x
3.4.2.1. 没有设计文件的早期I/O分配分析 3.4.2.2. 使用设计文件的I/O分配分析 3.4.2.3. 覆盖默认的I/O管脚分析
3.5. 验证I/O时序 x
3.5.1. 运行高级I/O时序 3.5.2. 通过容性负载调整I/O时序和功耗
3.5.1. 运行高级I/O时序 x
3.5.1.1. 电路板走线模型 3.5.1.2. 定义电路板走线模型 3.5.1.3. 修改电路板走线模型 3.5.1.4. 指定近端与远端I/O时序分析 3.5.1.5. 高级I/O时序分析报告
3.7. 脚本编写API x
3.7.1. 生成映射的网表 3.7.2. 保留管脚 3.7.3. 设置位置 3.7.4. Exclusive I/O Group 3.7.5. 摆率和驱动强度
1. 限制设计
2. 接口规划
3. 管理器件I/O管脚
A. Intel® Quartus® Prime Pro Edition用户指南

1. 限制设计

所作的更新针对于:
Intel® Quartus® Prime设计套件 19.3
本翻译版本仅供参考，如果本翻译版本与其英文版本存在差异，则以英文版本为准。某些翻译版本尚未更新对应到最新的英文版本，请参考英文版本以获取最新信息。
您指定的设计约束，分配和逻辑选项会影响 Intel® Quartus® Prime Compiler如何实现您的设计。Compiler尝试以一种满足您的约束的方式对逻辑进行综合和布局。 此外，设计约束也影响Timing Analyzer和Power Analyzer如何进行综合，布局和布线。

您可以在GUI中通过脚本或者直接在存储约束的文件中指定设计约束。 Intel® Quartus® Prime软件在以下文件中保留在GUI中指定的约束：

  • Intel® Quartus® Prime Settings file (<project_directory>/<revision_name>.qsf)—包含工程的当前修订版本的工程范围(project-wide)和实例级别(instance-level)分配(Tcl语法)。一个工程的每个修订版本都有一个.qsf文件。
  • Synopsys* Design Constraints文件(<project_directory>/<revision_name>.sdc)—Timing Analyzer使用行业标准 Synopsys* Design Constraint格式，并将这些约束存储在.sdc文件中。
通过将.qsf文件和.sdc文件的语法与程序化Tcl相结合，可以在几种不同的设置下自动执行迭代，更改约束并重新编译。

本章节内容
在GUI中指定设计约束设计
使用Tcl脚本约束设计
一个完全迭代的脚本流程
约束设计修订历史

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