Intel® Quartus® Prime Pro Edition User Guide: 设计约束

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ID 683143
日期 10/16/2019
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文档目录
文档目录 x
1. 限制设计 2. 接口规划 3. 管理器件I/O管脚 A. Intel® Quartus® Prime Pro Edition用户指南
1. 限制设计 x
1.1. 在GUI中指定设计约束设计 1.2. 使用Tcl脚本约束设计 1.3. 一个完全迭代的脚本流程 1.4. 约束设计修订历史
1.1. 在GUI中指定设计约束设计 x
1.1.1. 全局约束和分配 1.1.2. 节点，实体和实例级约束 1.1.3. Intel® Quartus® Prime GUI的组件之间的探测 1.1.4. 在GUI中指定时序约束
1.1.2. 节点，实体和实例级约束 x
1.1.2.1. 在Assignment Editor中指定特定实例约束 1.1.2.2. 指定多维总线约束 1.1.2.3. 在Pin Planner中指定I/O约束 1.1.2.4. 在Interface Planner中的规划接口约束 1.1.2.5. 使用Chip Planner调整约束 1.1.2.6. 使用Design Partition Planner对设计进行约束
1.2. 使用Tcl脚本约束设计 x
1.2.1. 创建一个工程并应用约束 1.2.2. 分配一个管脚 1.2.3. 生成 Intel® Quartus® Prime设置文件 1.2.4. Synopsys* Design Constraint (.sdc)文件 1.2.5. Tcl-only脚本流程
1.2.5. Tcl-only脚本流程 x
1.2.5.1. Tcl-only Timing Analysis
2. 接口规划 x
2.1. 接口规划概述 2.2. 使用Interface Planner 2.3. Interface Planner用户接口控制 2.4. Interface Planner报告 2.5. 接口规划修订历史
2.2. 使用Interface Planner x
2.2.1. 步骤1：设置和综合工程 2.2.2. 步骤2：初始化Interface Planner 2.2.3. 步骤3：使用工程分配更新规划 2.2.4. 步骤4：规划外围布局 2.2.5. 步骤5：报告布局数据 2.2.6. 步骤6：验证和导出规划约束
2.2.4. 步骤4：规划外围布局 x
2.2.4.1. 布局时钟网络 2.2.4.2. 保存和加载平面图
2.3. Interface Planner用户接口控制 x
2.3.1. 流程控制(Flow Controls) 2.3.2. Home选项卡控制 2.3.3. Assignments选项卡控制 2.3.4. Plan选项卡控制 2.3.5. Reports选项卡控制
2.4. Interface Planner报告 x
2.4.1. 报告汇总 2.4.2. 报告管脚 2.4.3. 报告HSSI通道 2.4.4. 报告时钟 2.4.5. 报告外围位置 2.4.6. 报告单元连接性 2.4.7. Report Instance Assignments(报告实例分配)
3. 管理器件I/O管脚 x
3.1. I/O规划概述 3.2. 分配I/O管脚 3.3. 导入和导出I/O管脚分配 3.4. 验证管脚分配 3.5. 验证I/O时序 3.6. 查看布线和时序延迟 3.7. 脚本编写API 3.8. 管理器件I/O管脚修订历史
3.1. I/O规划概述 x
3.1.1. 基本I/O规划流程 3.1.2. 集成PCB设计工具 3.1.3. Intel器件术语
3.2. 分配I/O管脚 x
3.2.1. 分配给独占管脚组(Assigning to Exclusive Pin Groups) 3.2.2. 分配摆率和驱动强度 3.2.3. 分配差分管脚 3.2.4. 使用Tcl命令输入管脚分配 3.2.5. 在HDL代码中输入管脚分配
3.2.3. 分配差分管脚 x
3.2.3.1. 覆盖差分管脚上的I/O布局规则
3.2.5. 在HDL代码中输入管脚分配 x
3.2.5.1. 使用低级I/O原语
3.3. 导入和导出I/O管脚分配 x
3.3.1. PCB工具的导入和导出 3.3.2. 移植分配到另一个目标器件
3.4. 验证管脚分配 x
3.4.1. I/O分配验证规则 3.4.2. I/O分配分析(I/O Assignment Analysis) 3.4.3. 了解I/O分析报告
3.4.2. I/O分配分析(I/O Assignment Analysis) x
3.4.2.1. 没有设计文件的早期I/O分配分析 3.4.2.2. 使用设计文件的I/O分配分析 3.4.2.3. 覆盖默认的I/O管脚分析
3.5. 验证I/O时序 x
3.5.1. 运行高级I/O时序 3.5.2. 通过容性负载调整I/O时序和功耗
3.5.1. 运行高级I/O时序 x
3.5.1.1. 电路板走线模型 3.5.1.2. 定义电路板走线模型 3.5.1.3. 修改电路板走线模型 3.5.1.4. 指定近端与远端I/O时序分析 3.5.1.5. 高级I/O时序分析报告
3.7. 脚本编写API x
3.7.1. 生成映射的网表 3.7.2. 保留管脚 3.7.3. 设置位置 3.7.4. Exclusive I/O Group 3.7.5. 摆率和驱动强度
1. 限制设计
2. 接口规划
3. 管理器件I/O管脚
A. Intel® Quartus® Prime Pro Edition用户指南

3.4.1. I/O分配验证规则

I/O Assignment Analysis将根据以下规则验证分配：

表 20.  I/O规则检查的示例
规则 说明 是否需要HDL？

I/O bank性能

根据I/O bank中所允许的管脚数来检查分配给一个I/O bank的管脚数。

 否

I/O bank VCCIO电压兼容性

检查不超过一个VCCIO被要求用于分配给I/O bank的管脚。

否

I/O bank VREF电压兼容性

检查不超过一个VREF被要求用于分配给I/O bank的管脚。

 否

I/O标准和位置冲突

检查管脚位置是否支持分配的I/O标准。

 否

I/O标准和信号方向冲突

检查管脚位置是否支持分配的I/O标准和方向。例如，特定管脚位置上的某些I/O标准只能支持输出管脚。

 否

差分I/O标准不能开启开漏(open drain)

检查具有差分I/O标准的所有管脚的开漏是否都已关闭。

 否

I/O标准和驱动强度冲突

检查驱动强度分配是否在I/O标准的规格之内。

 否

驱动强度和位置冲突

检查管脚位置是否支持分配的驱动强度。

 否

BUSHOLD和位置冲突

检查管脚位置是否支持BUSHOLD。例如，专用时钟管脚不支持BUSHOLD。

 否

WEAK_PULLUP和位置冲突

检查管脚位置是否支持WEAK_PULLUP (例如，专用时钟管脚不支持WEAK_PULLUP)。

 否

电迁移检查

检查连续焊盘(consecutive pads)的综合驱动强度是否超过一定极限。例如，一个 Stratix® II器件上的连续10个焊盘的总电流驱动不能超过200 mA。

否

PCI_IO钳位二极管，位置和I/O标准冲突

检查管脚位置以及分配的I/O标准是否支持PCI_IO钳位二极管。

 否

SERDES和I/O管脚位置兼容性检查

检查设计中连接到SERDES的所有管脚都已分配给专用SERDES管脚位置。

 是

PLL和I/O管脚位置兼容性检查

检查连接到一个PLL的管脚是否分配给专用的PLL管脚位置。

 是
表 21.  信号切换噪声规则
规则 说明 是否需要HDL?

当存在DPA时，I/O bank不能有单端I/O

检查没有单端I/O管脚存在于相同的I/O bank中(作为DPA)。

 否

PLL I/O bank不同时支持单端I/O和差分信号

检查存在差分信号时没有单端I/O管脚存在于PLL I/O Bank中。

 否

单端输出要求与差分I/O管脚相距一定距离

检查单端输出是否与差分I/O管脚相距一定距离。

 否

单端输出必须与VREF pad相距一定距离

检查单端输出管脚是否与VREF pad相距一定距离。

 否

单端输入要求与差分I/O管脚相距一定距离

检查单端输入是否与差分I/O管脚相距一定距离。

 否

当使用VREF时，VREFGROUP中有过多的输出或者双向管脚

检查当使用VREF时VREFGROUP中是否有超过一定数量的输出或者双向管脚数量。

 否

VREFGROUP中有过多的输出

检查VREFGROUP中是否有过多的输出。

否
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