Intel® Quartus® Prime Pro Edition User Guide: 设计约束

ID 683143
日期 10/16/2019
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文档目录

1. 限制设计

所作的更新针对于:
Intel® Quartus® Prime设计套件 19.3
本翻译版本仅供参考,如果本翻译版本与其英文版本存在差异,则以英文版本为准。某些翻译版本尚未更新对应到最新的英文版本,请参考英文版本以获取最新信息。
您指定的设计约束,分配和逻辑选项会影响 Intel® Quartus® Prime Compiler如何实现您的设计。Compiler尝试以一种满足您的约束的方式对逻辑进行综合和布局。 此外,设计约束也影响Timing Analyzer和Power Analyzer如何进行综合,布局和布线。

您可以在GUI中通过脚本或者直接在存储约束的文件中指定设计约束。 Intel® Quartus® Prime软件在以下文件中保留在GUI中指定的约束:

  • Intel® Quartus® Prime Settings file (<project_directory>/<revision_name>.qsf)—包含工程的当前修订版本的工程范围(project-wide)和实例级别(instance-level)分配(Tcl语法)。一个工程的每个修订版本都有一个.qsf文件。
  • Synopsys* Design Constraints文件(<project_directory>/<revision_name>.sdc)—Timing Analyzer使用行业标准 Synopsys* Design Constraint格式,并将这些约束存储在.sdc文件中。
通过将.qsf文件和.sdc文件的语法与程序化Tcl相结合,可以在几种不同的设置下自动执行迭代,更改约束并重新编译。