HDMI Intel® Stratix 10 FPGA IP设计示例用户指南

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ID 683701
日期 11/12/2021
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1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1) 3. HDMI 2.0设计示例 4. HDCP Over HDMI 2.0/2.1设计示例 5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 硬件和软件要求 1.4. 仿真设计 1.5. 编译和测试设计 1.6. 设计限制 1.7. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(Support FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试消息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 x
3.1. HDMI RX-TX*重发送设计结构图 3.2. 创建TX-only或RX-only设计 3.3. 设计组件 3.4. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.5. 时钟方案 3.6. 接口信号 3.7. 设计RTL参数 3.8. 硬件设置 3.9. 仿真测试台 3.10. 升级您的设计
4. HDCP Over HDMI 2.0/2.1设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. Nios II处理器软件流程 4.3. 设计演练(Design Walkthrough) 4.4. FPGA设计中嵌入的加密密钥的保护 4.5. 安全注意事项 4.6. 调试指南
4.1. 高带宽数字内容保护(HDCP) x
4.1.1. HDCP Over HDMI设计示例体系结构
4.3. 设计演练(Design Walkthrough) x
4.3.1. 设置硬件 4.3.2. 生成设计 4.3.3. 包括HDCP产品秘钥 4.3.4. 编译设计 4.3.5. 查看结果
4.3.3. 包括HDCP产品秘钥 x
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) x
4.3.3.1.1. 从DCP秘钥文件的HDCP秘钥映射 4.3.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.3.3.1.3. hdcp2x_rx_kmem.v文件 4.3.3.1.4. hdcp2x_tx_kmem.v文件
4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
4.3.3.2.1. Intel KEYENC 4.3.3.2.2. Key Programmer
4.3.5. 查看结果 x
4.3.5.1. 按钮和LED功能
4.6. 调试指南 x
4.6.1. HDCP状态信号 4.6.2. 修改HDCP软件参数 4.6.3. 常见问题解答(FAQ)
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1)
3. HDMI 2.0设计示例
4. HDCP Over HDMI 2.0/2.1设计示例
5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史

2.5.3. 顶级通用模块

顶级通用模块包括收发器仲裁器、RX-TX链路组件和CPU子系统。
表 14.  顶级通用模块
模块 说明
Transceiver Arbiter (收发器仲裁器)

当同一物理通道内的RX或TX收发器需要重配置时，此通用功能块可防止收发器同时进行重新校准。同时进行重新校准会影响到同一通道内的RX和TX收发器分配给独立的IP实现的应用。

此收发器仲裁器是将单工TX和单工RX合并到同一物理通道的推荐的解决方案的扩展。此收发器仲裁器还有助于合并和仲裁 Avalon® 存储器映射的RX和TX重配置请求，这些请求针对一个通道内的单工RX和TX收发器，因为收发器的重配置接口端口只能按顺序访问。

本设计示例中收发器仲裁器与TX/RX Native PHY/PHY Reset Controller模块之间的接口连接演示了一种通用模式，此模式应用于使用收发器仲裁器的任何IP组合。当在一个通道中仅使用RX或TX收发器时，不需要收发器仲裁器。

收发器仲裁器通过它的 Avalon® 存储器映射的重配置接口识别一个重配置的请求者，并确保对应的tx_reconfig_cal_busy或rx_reconfig_cal_busy被相应地门控。

对于HDMI应用，只有RX会启动重配置。通过仲裁器引导 Avalon® 存储器映射的重配置请求，仲裁器识别出重配置请求源自RX，然后门控 tx_reconfig_cal_busy的置位，并允许置位 rx_reconfig_cal_busy。门控(gating)可防止TX收发器无意中进入校准模式。
注： 因为HDMI只需要RX重配置，所以tx_reconfig_mgmt_*信号被绑定。此外，仲裁器和TX Native PHY模块之间不需要 Avalon® memory-mapped interface。这些模块分配给设计示例中的接口，以演示通用收发器仲裁器与TX/RX Native PHY/PHY复位控制器的连接。
RX-TX Link (RX-TX链路)
  • HDMI RX core的视频数据输出和同步信号循环遍历RX和TX视频时钟域中的一个DCFIFO。
  • HDMI TX core的辅助数据端口通过背压控制流经DCFIFO的辅助数据。背压确保辅助数据端口上没有不完整的辅助数据包。
  • 此模块还执行外部过滤：
    • 在传输到HDMI TX core辅助数据端口之前，从辅助数据流中过滤音频数据和音频时钟再生数据包。
    • 从HDMI RX辅助数据中过滤High Dynamic Range (HDR) InfoFrame，并通过 Avalon® streaming multiplexer将示例HDR InfoFrame插入到HDMI TX的辅助数据中。
CPU Subsystem (CPU子系统)

CPU子系统用作SCDC和DDC控制器以及源重配置控制器。

  • source SCDC控制器包含I2C master控制器。I2C master控制器将SCDC数据结构从FPGA source传输到外部sink用于HDMI 2.0操作。例如，如果输出数据流为6,000 Mbps，那么 Nios® II处理器命令I2C master控制器将sink TMDS配置寄存器的TMDS_BIT_CLOCK_RATIO和SCRAMBLER_ENABLE位更新成1。
  • 同一I2C master也在HDMI source与外部sink之间传输DDC数据结构(E-EDID)。
  • Nios® II CPU用作HDMI source的重配置控制器。CPU以来RX重配置管理模块的周期性速率检测来确定TX是否需要重配置。 Avalon® 存储器映射的从转换器提供 Nios® II处理器 Avalon® 存储器映射的主接口和外部例化HDMI source的IOPLL和TX Native PHY的 Avalon® 存储器映射的从接口之间的接口。
  • 通过具有外部sink的I2C主接口执行链路训练。
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