HDMI Intel® Stratix 10 FPGA IP设计示例用户指南

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ID 683701
日期 11/12/2021
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1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1) 3. HDMI 2.0设计示例 4. HDCP Over HDMI 2.0/2.1设计示例 5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 硬件和软件要求 1.4. 仿真设计 1.5. 编译和测试设计 1.6. 设计限制 1.7. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(Support FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试消息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 x
3.1. HDMI RX-TX*重发送设计结构图 3.2. 创建TX-only或RX-only设计 3.3. 设计组件 3.4. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.5. 时钟方案 3.6. 接口信号 3.7. 设计RTL参数 3.8. 硬件设置 3.9. 仿真测试台 3.10. 升级您的设计
4. HDCP Over HDMI 2.0/2.1设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. Nios II处理器软件流程 4.3. 设计演练(Design Walkthrough) 4.4. FPGA设计中嵌入的加密密钥的保护 4.5. 安全注意事项 4.6. 调试指南
4.1. 高带宽数字内容保护(HDCP) x
4.1.1. HDCP Over HDMI设计示例体系结构
4.3. 设计演练(Design Walkthrough) x
4.3.1. 设置硬件 4.3.2. 生成设计 4.3.3. 包括HDCP产品秘钥 4.3.4. 编译设计 4.3.5. 查看结果
4.3.3. 包括HDCP产品秘钥 x
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) x
4.3.3.1.1. 从DCP秘钥文件的HDCP秘钥映射 4.3.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.3.3.1.3. hdcp2x_rx_kmem.v文件 4.3.3.1.4. hdcp2x_tx_kmem.v文件
4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
4.3.3.2.1. Intel KEYENC 4.3.3.2.2. Key Programmer
4.3.5. 查看结果 x
4.3.5.1. 按钮和LED功能
4.6. 调试指南 x
4.6.1. HDCP状态信号 4.6.2. 修改HDCP软件参数 4.6.3. 常见问题解答(FAQ)
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1)
3. HDMI 2.0设计示例
4. HDCP Over HDMI 2.0/2.1设计示例
5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史

4.6.1. HDCP状态信号

有几个信号可用于识别HDCP IP core的工作状态。这些信号在设计示例顶层可用，并与板载 LED连接：

信号名称

功能

hdcp1_enabled_rx

RX HDCP1x IP解密状态

0: Inactive

1: Active
hdcp2_enabled_rx

RX HDCP2x IP解密状态

0: Inactive

1: Active
hdcp1_enabled_tx

TX HDCP1x IP加密状态

0: Inactive

1: Active
hdcp2_enabled_tx

TX HDCP2x IP加密状态

0: Inactive

1: Active

请参考表 55和表 56来了解它们各自的LED位置。

这些信号的活动状态表明HDCP IP已通过认证并接收/发送加密视频流。对于每个方向，只有HDCP1x或HDCP2x加密/解密状态信号处于活动状态。例如，如果hdcp1_enabled_rx或hdcp2_enabled_rx处于活动状态，那么RX一侧上的HDCP被使能并解密来自外部视频源的加密视频流。

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