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2.12. 硬件设置
HDMI FRL设计示例可以使用HDMI 2.1,并且展示了循环。
若要运行硬件测试,需要将一个HDMI使能的器件(例如带有HDMI接口的显卡)连接到HDMI输入槽。此设计支持HDMI 2.1或者HDMI 2.0/1.4b source和槽(sink)。
- HDMI sink将端口解码为一个标准视频流并发送到时钟恢复内核。
- HDMI RX core解码视频,附属数据和音频数据,通过DCFIFO并行环回到HDMI TX core。
- FMC子卡的HDMI source端口将映像发送到监控器。
注: 如果您想使用另一个Intel FPGA开发板,那么您必须更改器件分配(device assignment)和管脚分配(pin assignment)。收发器模拟设置针对 Intel® Stratix® 10 FPGA开发套件和Bitec HDMI 2.1子卡进行了测试。您可以针对您自己的板级对设置进行修改。
按钮/LED | 功能 | |
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cpu_resetn | 按一次执行系统复位。 | |
user_dipsw[0] | 用户定义的DIP开关,用于切换直通模式(passthrough mode)。
请参考以不同的FRL速率运行设计来了解关于设置不同FRL速率的详细信息。 |
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user_dipsw[1] | 用户定义的DIP开关,用于切换直通模式(passthrough mode)。
关于更多信息,请参考user_led[3:0]。 |
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user_pb[0] | 按一次将HPD信号切换到标准HDMI source。 | |
user_pb[1] | 保留 | |
user_pb[2] |
按一次从与Bitec HDMI 2.1 FMC子卡的TX连接的sink读取SCDC寄存器。
注: 要使能读取操作,您必须在软件中将DEBUG_MODE设置为1。
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user_led[0] | user_dipsw[1] = ON |
RX收发器ready状态。
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user_dipsw[1] = OFF |
TX收发器ready状态。
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user_led[1] | user_dipsw[1] = ON |
RX FRL时钟PLL锁定状态。
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user_dipsw[1] = OFF |
TX FRL时钟PLL锁定状态。
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user_led[2] | user_dipsw[1] = ON |
RX HDMI core对齐和去偏斜锁定状态。
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user_dipsw[1] = OFF |
TX FRL起始状态。
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user_led[3] | user_dipsw[1] = ON |
RX HDMI视频锁定状态。
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user_dipsw[1] = OFF | 保留 |