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3.3. 设计组件
模块 | 说明 |
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HDMI RX Core | IP接收来自Transceiver Native PHY的串行数据并执行数据对齐,通道去偏斜,TMDS解码,辅助数据解码,视频数据解码,音频数据解码和解扰。 |
I2C |
I2C是用于Sink Display Data Channel (DDC)和Status and Data Channel (SCDC)的接口。HDMI source使用DDC通过读取Enhanced Extended Display Identification Data (E-EDID)数据结构来确定接收器的功能和特性。
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EDID RAM | 设计使用RAM 1-port IP core存储EDID信息。一个标准的两线(时钟和数据)串行总线协议(I2C slave-only controller)传输CEA-861-D Compliant E-EDID数据结构。此EDID RAM存储E-EDID信息。
注: 如果开启Include EDID RAM参数,那么此模块将被包含在内核中,并且在此级别不可见。
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IOPLL | IOPLL对传入的TMDS时钟生成RX CDR参考时钟,链路速度时钟和视频时钟。
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Transceiver PHY Reset Controller | Transceiver PHY复位控制器确保RX收发器的可靠初始化。此控制器的复位输入由RX重配置触发,根据模块内的复位序列生成Transceiver Native PHY模块的对应模拟和数字复位信号。 |
RX Native PHY | 从外部视频源接收串行数据的硬核收发器模块。在将数据传递到HDMI RX core之前,硬核收发器模块将串行数据解串为并行数据。 |
RX Reconfiguration Management | RX重配置管理,通过HDMI PLL实现速率检测电路,驱动RX收发器以250 Mbps到6,000 Mbps范围内的任意链路速率运行。 请参考图 24。 |
IOPLL Reconfiguration | IOPLL重配置模块可促进Intel FPGA中PLL的动态实时重配置。此模块实时更新输出时钟频率和PLL带宽,而无需重配置整个FPGA。此模块在 Intel® Stratix® 10 器件中以100 MHz运行。 |
模块 | 说明 |
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HDMI TX Core | IP core从顶层接收视频数据,并进行TMDS编码,辅助数据编码,音频数据编码,视频数据编码和加扰。 |
IOPLL |
IOPLL从传入的TMDS时钟提供链路速度时钟和视频时钟。
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Transceiver PHY Reset Controller | 收发器PHY复位控制器确保TX收发器的可靠初始化。此控制器的复位输入由顶层触发,它根据模块内部的复位序列生成Transceiver Native PHY模块的对应模拟和数字复位信号。 此模块的tx_ready输出信号也用作HDMI Intel® FPGA IP的一个复位信号,指示收发器已启动并正在运行,并准备好从内核接收数据。 |
Transceiver Native PHY | 硬核收发器模块,接收来自HDMI TX内核的并行数据并在传输时串行化数据。 重配置接口在TX Native PHY模块中使能以演示TX Native PHY与收发器仲裁器之间的连接。对TX Native PHY不执行重配置。 |
TX PLL | 发送器PLL模块对Transceiver Native PHY模块提供串行快速时钟。对于此HDMI Intel® FPGA IP设计示例,fPLL用作TX PLL。 |
IOPLL Reconfiguration | IOPLL重配置模块可促进Intel FPGA中PLL的动态实时重配置。此模块实时更新输出时钟频率和PLL带宽,而无需重配置整个FPGA。此模块在 Intel® Stratix® 10 器件中以100 MHz运行。 |
TMDS时钟频率(MHz) | TMDS比特时钟比率 | 过采样因子 | 收发器数据速率(Mbps) |
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85–150 | 1 | 不适用 | 3400–6000 |
100–340 | 0 | 不适用 | 1000–3400 |
50–100 | 0 | 5 | 2500–5000 |
35–50 | 0 | 3 | 1050–1500 |
30–35 | 0 | 4 | 1200–1400 |
25–30 | 0 | 5 | 1250–1500 |
模块 | 说明 |
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Transceiver Arbiter | 当同一物理通道内的RX或TX收发器需要重配置时,此通用功能块可防止收发器同时重新校准。同时重新校准会影响将同一通道内的RX和TX收发器分配给独立IP实现的应用。 此收发器仲裁器是将单工TX和单工RX合并到同一物理通道的建议的分辨率的扩展。此收发器仲裁器还有助于合并和仲裁Avalon-MM RX和TX重配置请求,这些请求针对一个通道内的单工RX和TX收发器,因为收发器的重配置接口端口只能按顺序访问。 本设计示例中收发器仲裁器与TX/RX Native PHY/PHY Reset Controller模块之间的接口连接演示了一种通用模式,此模式应用于使用收发器仲裁器的任何IP组合。当在一个通道中仅使用RX或TX收发器时,不需要收发器仲裁器。 收发器仲裁器通过它的Avalon-MM重配置接口识别一个重配置的请求者,并确保对应的tx_reconfig_cal_busy或rx_reconfig_cal_busy被相应地门控。
对于HDMI应用,只有RX启动重配置。通过仲裁器引导Avalon-MM重配置请求,仲裁器识别出重配置请求源自RX,然后从置位门控 tx_reconfig_cal_busy 并允许 rx_reconfig_cal_busy置位。门控可防止TX收发器无意中进入校准模式。
注: 因为HDMI只需要RX重配置,tx_reconfig_mgmt_*信号被绑定。此外,仲裁器和TX Native PHY模块之间不需要Avalon-MM接口。这些模块分配给设计示例中的接口,以演示通用收发器仲裁器与TX/RX Native PHY/PHY复位控制器的连接。
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RX-TX Link |
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CPU Sub-System | CPU子系统用作SCDC和DDC控制器以及源重配置控制器。
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