HDMI Intel® Stratix 10 FPGA IP设计示例用户指南

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ID 683701
日期 11/12/2021
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1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1) 3. HDMI 2.0设计示例 4. HDCP Over HDMI 2.0/2.1设计示例 5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 硬件和软件要求 1.4. 仿真设计 1.5. 编译和测试设计 1.6. 设计限制 1.7. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(Support FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试消息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 x
3.1. HDMI RX-TX*重发送设计结构图 3.2. 创建TX-only或RX-only设计 3.3. 设计组件 3.4. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.5. 时钟方案 3.6. 接口信号 3.7. 设计RTL参数 3.8. 硬件设置 3.9. 仿真测试台 3.10. 升级您的设计
4. HDCP Over HDMI 2.0/2.1设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. Nios II处理器软件流程 4.3. 设计演练(Design Walkthrough) 4.4. FPGA设计中嵌入的加密密钥的保护 4.5. 安全注意事项 4.6. 调试指南
4.1. 高带宽数字内容保护(HDCP) x
4.1.1. HDCP Over HDMI设计示例体系结构
4.3. 设计演练(Design Walkthrough) x
4.3.1. 设置硬件 4.3.2. 生成设计 4.3.3. 包括HDCP产品秘钥 4.3.4. 编译设计 4.3.5. 查看结果
4.3.3. 包括HDCP产品秘钥 x
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) x
4.3.3.1.1. 从DCP秘钥文件的HDCP秘钥映射 4.3.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.3.3.1.3. hdcp2x_rx_kmem.v文件 4.3.3.1.4. hdcp2x_tx_kmem.v文件
4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
4.3.3.2.1. Intel KEYENC 4.3.3.2.2. Key Programmer
4.3.5. 查看结果 x
4.3.5.1. 按钮和LED功能
4.6. 调试指南 x
4.6.1. HDCP状态信号 4.6.2. 修改HDCP软件参数 4.6.3. 常见问题解答(FAQ)
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1)
3. HDMI 2.0设计示例
4. HDCP Over HDMI 2.0/2.1设计示例
5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史

3.5. 时钟方案

时钟方案显示了HDMI Intel® FPGA IP设计示例中的时钟域。
图 27.  HDMI Intel® FPGA IP设计示例时钟方案
表 38.  时钟方案信号
时钟 设计中的信号名称 说明
TX IOPLL/ TX PLL Reference Clock hdmi_clk_in

TX IOPLL和TX PLL的参考时钟。时钟频率与HDMI TX TMDS时钟通道的预期TMDS时钟频率相同。

对于此HDMI Intel® FPGA IP设计示例，出于演示的目的，此时钟连接到RX TMDS时钟。在您的应用中，您需要通过可编程振荡器提供一个TMDS时钟频率的专用时钟，以实现更好的抖动性能。

注： 请不要将收发器RX管脚用作TX PLL参考时钟。如果将HDMI TX refclk放置RX管脚上，那么您的设计将失败。
TX Transceiver Clock Out tx_clk

从收发器恢复的时钟输出，频率根据数据速率和每个时钟的符号而变化。

TX收发器时钟输出频率 = 收发器数据速率/(每个时钟符号*10)
TX PLL Serial Clock tx_bonding_clocks

TX PLL生成的串行快速时钟。时钟频率是根据数据速率设置的。
TX/RX Link Speed Clock ls_clk

链接速度时钟。链路速度时钟频率取决于预期的TMDS时钟频率，过采样因子，每个时钟符号和TMDS比特时钟比率。

TMDS比特时钟比率 链路速度时钟频率
0 TMDS时钟频率/每时钟符号数
1 TMDS时钟频率 *4/每时钟符号数
TX/RX Video Clock vid_clk
视频数据时钟。视频数据时钟频率衍生于TX链路速度时钟，由色深因子决定。
TMDS比特时钟比率 视频数据时钟频率
0 TMDS时钟/每时钟符号/色深因子
1 TMDS时钟*4/每时钟符号/色深因子
每个颜色比特数 色深因子
8 1
10 1.25
12 1.5
16 2.0
RX TMDS Clock tmds_clk_in

HDMI RX的TMDS，连接到IOPLL的参考时钟。

RX Transceiver Clock Out rx_clk

从收发器恢复的时钟输出，频率根据数据速率和每个时钟的符号而变化。

RX收发器时钟输出频率 = 收发器数据速率/(每时钟符号*10)
Management Clock

mgmt_clk

一个用于以下组件的自由运行的100 MHz时钟：
  • 用于重配置的Avalon-MM接口
    • 频率范围要求在100–125 MHz之间。
  • 用于收发器复位序列的PHY复位控制器
    • 频率范围要求在1–500 MHz之间。
  • IOPLL重配置
    • 最大时钟频率为100 MHz。
  • RX Reconfiguration for management
  • CPU
  • I2C Master
I2C Clock
I2C Clock i2c_clk

一个50 MHz时钟输入，对I2C slave，HDMI RX core中的SCDC寄存器和EDID RAM提供时钟。

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