| 2021.11.12 |
21.3 |
19.6.1 |
- 在Protection of Encryption Key Embedded in FPGA Design中，将AN556替换为Intel Stratix 10 Device Security User Guide。
- 更新了小节Store encrypted HDCP production keys in the external flash memory or EEPROM (Support HDCP Key Management = 1)，描述了新的密钥加密软件工具(KEYENC)。
- 删除了下图：
- Data array of Facsimile Key R1 for RX Private Key
- Data arrays of HDCP Production Keys (Placeholder)
- Data array of HDCP Protection Key (Predefined key)
- HDCP protection key initialized in hdcp2x_tx_kmem.mif
- HDCP protection key initialized in hdcp1x_rx_kmem.mif
- HDCP protection key initialized in hdcp1x_tx_kmem.mif
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| 2021.09.15 |
21.1 |
19.6.0 |
删除了对ncsim的引用 |
| 2021.05.12 |
21.1 |
19.6.0 |
- 在Figure 29 HDCP Over HDMI Design Example Block Diagram的描述中添加了SUPPORT_HDCP_KEY_MANAGE = 1。
- 在HDCP key memory files in Design Walkthrough中添加了步骤。
- 在Generate the Design中添加了开启Support HDCP Key Management参数的步骤。
- 增添了一个新的小节Store encrypted HDCP production keys in the external flash memory or EEPROM (Support HDCP Key Management = 1)。
- 添加了一个新的章节Protection of Encryption Key Embedded in FPGA Design。
- 添加了一个新的章节Debug Guidelines和小节HDCP Status Signals，Modifying HDCP Software Parameter 和Frequently Asked Questions。
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| 2020.3.29 |
21.1 |
19.6.0 |
- 更新了图Components Required for RX-Only or TX-Only Design。
- 更新了表Generated RTL Files。
- 更新了图HDMI RX Top Components。
- 删除了HDMI RX Top Link Training Process部分。
- 更新了Running the Design in Different FRL Rates中的步骤。
- 更新了图HDMI 2.1 Design Example Clocking Scheme。
- 更新了表Clocking Scheme Signals。
- 更新了图HDMI RX-TX Block Diagram，添加了从Transceiver Arbiter到TX top的连接。
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| 2020.12.14 |
20.4 |
19.6.0 |
- 更新了HDMI Intel FPGA IP Design Example Quick Start Guide for Intel® Stratix® 10 Devices部分，增添了关于最新添加的FRL模式的HDMI 2.1设计示例的信息。
- 添加了一个新章节Detailed Description for HDMI 2.1 Design Example (Support FRL Enabled)，其中包含有关新添加的设计实例的所有相关信息。
- 更新了HDCP Over HDMI 2.0 Design Example部分：
- 将主题标题HDCP Over HDMI 2.0 Design Example更新成HDCP Over HDMI 2.0/2.1 Design Example
- 在Set Up the Hardware部分中添加了SUPPORT_FRL = 1时新的硬件设置。
- 编辑了Include HDCP Production Keys部分，将设计示例顶层文件更新为<Intel Quartus Prime project name>.v
- 编辑了Compile the Design部分，将.qpf文件更新成<projectdirectory /quartus/<Intel Quartus Prime project name>.qpf
- 将表标题Push Button and LED Indicators更新为Push Button and LED Indicators (SUPPORT_FRL = 0)。
- 增添了一个新表：Push Button and LED Indicators (SUPPORT_FRL =1)。
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| 2020.09.28 |
20.3 |
19.5.0 |
- 在Directory Structure部分中更新了 Intel® Stratix® 10设计示例的目录结构和生成的文件列表。
- 更新了HDMI 2.0 RX-TX Retransmit Design Block Diagram，Generating TX or RX Only Designs和Clocking Scheme部分中的结构图。
- 在Design Components部分中，更新了RX和TX core组件的描述并删除了PIO和I2C Master (TX)组件的描述。
- 在Clocking Scheme部分中，更新了收发器时钟信号的描述。
- 在Clocking Scheme部分中添加了RX CDR参考时钟信息。
- 在Interface Signals部分中删除了不相关的信号，添加并编辑了以下HDMI设计示例信号的描述：
- clk_fpga_b3_p
- user_led_r
- fmcb_la_tx_p_11
- fmcb_la_rx_n_9
- fr_clk
- ls_clk_out
- sys_init
- clock_bridge_0_in_clk_clk
- rx_pma* signals
- rx_rcfg_en_export
- rx_rst_xcvr_export
- tx_rcfg_en_pio_external_connection_export
- tx_iopll__rcfg_mgmt_translator_avalon_anti_slave_waitrequest
- 在Design RTL Parameters部分中添加了EDID_RAM_ADDR_WIDTH参数。
- 在Simulation Testbench部分中添加了一个注释：对于Include I2C参数使能的设计，不支持仿真测试台。在此部分中也更新了仿真消息。
- 更新了Upgrading Your Design部分。
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| 2020.06.22 |
20.2 |
19.4.0 |
- 在Directory Structure部分中添加了build_sw_hdcp.sh脚本和删除了runall.tcl脚本。runall.tcl脚本仅适用于 Intel® Quartus® Prime Standard Edition软件。
- 在 HDMI Intel® FPGA IP Design Example Quick Start Guide部分中添加了提供给 Intel® Stratix® 10器件的HDMI Intel® FPGA IP设计示例的列表。
- 增添了一个关于HDCP设计示例的新章节：HDCP Over HDMI 2.0 Design Examples。HDCP功能现在可用于 Intel® Stratix® 10器件。
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| 2019.05.24 |
19.1 |
19.1 |
- 更新了Directory Structure部分，删除了关于 i2c_master文件夹和相关文件的信息；增添了以下文件：
- tx_control_src/intel_fpga_i2c.h
- tx_control_src/intel_fpga_i2c.c
- 更新了Generating the Design部分，将 Intel® Stratix® 10器件的部件编号更改成1SG280LU2F50E2V和1SG280HU2F50E2VG。该设计示例现在针对 Intel® Stratix® 10产品器件。
- 编辑了Hardware and Software Requirements部分，包含了 Intel® Stratix® 10 L-tile并将Bitec HDMI FMC 2.0子卡更新成revision 11。
- 更新了 HDMI Intel® FPGA IP Design Example Parameters部分，包含了 section to include new options for the Select Board参数的新选项。您可以选择Stratix 10 GX FPGA H-tile或者L-tile开发套件用于您的 Intel® Stratix® 10设计。
- 在Interface Signals部分中添加了以下I2C和Hot Plug Detect信号：
- nios_tx_i2c_sda_in
- nios_tx_i2c_scl_in
- nios_tx_i2c_sda_oe
- nios_tx_i2c_scl_oe
- nios_ti_i2c_sda_in
- nios_ti_i2c_scl_in
- nios_ti_i2c_sda_oe
- nios_ti_i2c_scl_oe
- hdmi_ti_i2c_sda
- hdmi_ti_i2c_sda
- 在Interface Signals部分中删除了以下I2C和Hot Plug Detect信号：
- tx_i2c_avalon_waitrequest
- tx_i2c_avalon_address
- tx_i2c_avalon_writedata
- tx_i2c_avalon_readdata
- tx_i2c_avalon_chipselect
- tx_i2c_avalon_write
- tx_i2c_avalon_irq
- 在Interface Signals部分中添加了以下Platform Designer信号：
- reset_bridge_0_in_reset_reset_n
- i2c_master_i2c_serial_sda_in
- i2c_master_i2c_serial_scl_in
- i2c_master_i2c_serial_sda_oe
- i2c_master_i2c_serial_scl_oe
- i2c_master_ti_i2c_serial_sda_in
- i2c_master_ti_i2c_serial_scl_in
- i2c_master_ti_i2c_serial_sda_oe
- i2c_master_ti_i2c_serial_scl_oe
- 在Interface Signals部分中删除了以下Platform Designer信号：
- cpu_clk_reset_n
- oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address
- oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write
- oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata
- oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata
- oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest
- oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect
- 更新了fmcb_dp_m2c_p和fmcb_dp_c2m_p信号的描述，添加了到HDMI通道的收发器串行数据映射。
- 更新了Design RTL Parameters部分，添加了信息：默认的Bitec HDMI FMC 2.0子卡是11修订版本(revision 11)。
- 添加了Upgrading Your Design部分，提供了关于将您的现有设计升级到最新版本的指南。
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| 2018.05.07 |
18.0 |
18.0 |
首次发布。 |