HDMI Intel® Stratix 10 FPGA IP设计示例用户指南

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ID 683701
日期 11/12/2021
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1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1) 3. HDMI 2.0设计示例 4. HDCP Over HDMI 2.0/2.1设计示例 5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 硬件和软件要求 1.4. 仿真设计 1.5. 编译和测试设计 1.6. 设计限制 1.7. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(Support FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试消息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 x
3.1. HDMI RX-TX*重发送设计结构图 3.2. 创建TX-only或RX-only设计 3.3. 设计组件 3.4. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.5. 时钟方案 3.6. 接口信号 3.7. 设计RTL参数 3.8. 硬件设置 3.9. 仿真测试台 3.10. 升级您的设计
4. HDCP Over HDMI 2.0/2.1设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. Nios II处理器软件流程 4.3. 设计演练(Design Walkthrough) 4.4. FPGA设计中嵌入的加密密钥的保护 4.5. 安全注意事项 4.6. 调试指南
4.1. 高带宽数字内容保护(HDCP) x
4.1.1. HDCP Over HDMI设计示例体系结构
4.3. 设计演练(Design Walkthrough) x
4.3.1. 设置硬件 4.3.2. 生成设计 4.3.3. 包括HDCP产品秘钥 4.3.4. 编译设计 4.3.5. 查看结果
4.3.3. 包括HDCP产品秘钥 x
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) x
4.3.3.1.1. 从DCP秘钥文件的HDCP秘钥映射 4.3.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.3.3.1.3. hdcp2x_rx_kmem.v文件 4.3.3.1.4. hdcp2x_tx_kmem.v文件
4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
4.3.3.2.1. Intel KEYENC 4.3.3.2.2. Key Programmer
4.3.5. 查看结果 x
4.3.5.1. 按钮和LED功能
4.6. 调试指南 x
4.6.1. HDCP状态信号 4.6.2. 修改HDCP软件参数 4.6.3. 常见问题解答(FAQ)
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1)
3. HDMI 2.0设计示例
4. HDCP Over HDMI 2.0/2.1设计示例
5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史

3.9. 仿真测试台

仿真测试台对到RX core的HDMI TX串行环回进行仿真。
注： Include I2C参数使能的设计不支持仿真测试台。
图 28.  HDMI Intel® FPGA IP仿真测试台结构图
表 48.  测试台组件
组件 说明
视频TPG (Video TPG) 视频测试码型生成器(TPG)提供视频刺激。
音频样本生成 (Audio Sample Gen) 音频样本生成器提供音频样本刺激。生成器生成要通过音频通道传输的递增测试数据码型。
辅助样本生成 (Aux Sample Gen) 辅助样本生成器提供辅助样本刺激。生成器生成要从发送器发送的固定数据。
CRC检查 (CRC Check) 此检查器验证TX收发器恢复的时钟频率是否与所需的数据速率匹配。
音频数据检查 (Audio Data Check) 音频数据检查比较递增的测试数据码型是否被正确接收和解码。
辅助数据检查 (Aux Data Check) 辅助数据检查比较接收器侧是否正确接收和解码预期的辅助数据。

HDMI仿真测试台执行以下验证测试：

HDMI特性 验证
视频数据
  • 测试台对输入和输出视频执行CRC检查。
  • 它根据接收到的视频数据中计算的CRC来检查传输数据的CRC值。
  • 然后，测试台在检测到来自接收器的4个稳定的V-SYNC信号后执行检查。
辅助数据
  • 辅助样本生成器生成要从发送器发送的固定数据。
  • 在接收器侧，生成器比较预期的辅助数据是否被正确接收和解码。
音频数据
  • 音频样本生成器生成要通过音频通道传输的递增测试数据码型。
  • 在接收器侧，音频数据检查器检查和比较递增的测试数据码型是否被正确接收和解码。

一个成功的仿真以以下消息结束：

# SYMBOLS_PER_CLOCK 	= 2
# VIC               	= 4
# FRL_RATE          	= 0
# BPP               	= 0
# AUDIO_FREQUENCY (kHz)  = 48
# AUDIO_CHANNEL     	= 8
# Simulation pass
表 49.   HDMI Intel® FPGA IP设计示例支持的仿真器
仿真器 Verilog HDL VHDL
ModelSim* - Intel® FPGA Edition/ ModelSim* - Intel® FPGA Starter Edition Yes Yes
VCS* / VCS* MX Yes Yes
Riviera-PRO* Yes Yes
Xcelium* Parallel Yes No
二级标题