HDMI Intel® Stratix 10 FPGA IP设计示例用户指南

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ID 683701
日期 11/12/2021
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1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1) 3. HDMI 2.0设计示例 4. HDCP Over HDMI 2.0/2.1设计示例 5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 硬件和软件要求 1.4. 仿真设计 1.5. 编译和测试设计 1.6. 设计限制 1.7. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(Support FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试消息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 x
3.1. HDMI RX-TX*重发送设计结构图 3.2. 创建TX-only或RX-only设计 3.3. 设计组件 3.4. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.5. 时钟方案 3.6. 接口信号 3.7. 设计RTL参数 3.8. 硬件设置 3.9. 仿真测试台 3.10. 升级您的设计
4. HDCP Over HDMI 2.0/2.1设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. Nios II处理器软件流程 4.3. 设计演练(Design Walkthrough) 4.4. FPGA设计中嵌入的加密密钥的保护 4.5. 安全注意事项 4.6. 调试指南
4.1. 高带宽数字内容保护(HDCP) x
4.1.1. HDCP Over HDMI设计示例体系结构
4.3. 设计演练(Design Walkthrough) x
4.3.1. 设置硬件 4.3.2. 生成设计 4.3.3. 包括HDCP产品秘钥 4.3.4. 编译设计 4.3.5. 查看结果
4.3.3. 包括HDCP产品秘钥 x
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) x
4.3.3.1.1. 从DCP秘钥文件的HDCP秘钥映射 4.3.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.3.3.1.3. hdcp2x_rx_kmem.v文件 4.3.3.1.4. hdcp2x_tx_kmem.v文件
4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
4.3.3.2.1. Intel KEYENC 4.3.3.2.2. Key Programmer
4.3.5. 查看结果 x
4.3.5.1. 按钮和LED功能
4.6. 调试指南 x
4.6.1. HDCP状态信号 4.6.2. 修改HDCP软件参数 4.6.3. 常见问题解答(FAQ)
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1)
3. HDMI 2.0设计示例
4. HDCP Over HDMI 2.0/2.1设计示例
5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史

2.5.2. HDMI RX组件

HDMI RX顶部组件包括RX core顶层组件，可选的I2C slave和EDID RAM，IOPLL，收发器PHY复位控制器，RX native PHY和RX重配置管理模块。
图 11. HDMI RX顶部组件
表 13.  HDMI RX顶部组件
模块 说明
HDMI RX Core

IP从Transceiver Native PHY接收串行数据并执行数据对齐通道去偏斜，TMDS解码，辅助数据解码，视频数据解码，音频数据解码和解扰。
I2C Slave
I2C是用于Sink Display Data Channel (DDC)和Status and Data Channel (SCDC)的接口。HDMI source使用DDC通过读取Enhanced Extended Display Identification Data (E-EDID)数据结构来决定sink的功能和特性。
  • E-EDID的8-bit I2C slave地址是0xA0和0xA1。LSB指示访问类型： 1是读，0是写。当出现一个HPD事件时，I2C slave通过读取片上RAM来响应E-EDID数据。
  • I2C slave-only控制器也支持SCDC用于HDMI 2.0和2.1操作。SCDC的9-bit I2C slave地址是0xA8和0xA9。当出现一个HPD事件时，I2C slave对HDMI RX core的SCDC接口执行写或读传输。
  • Fixed Rate Link (FRL)的链路训练也是通过I2C 接口进行的。在一个HPD事件期间或者当source将一个不同的FRL速率写入到FRL Rate寄存器(SCDC registers 0x31 bit[3:0])中时，链路训练开始。
    注： 如果不使用HDMI 2.0或HDMI 2.1，那么SCDC的这个I2C slave-only控制器是不需要的。
EDID RAM

设计使用RAM 1-Port IP存储EDID信息。一个标准的两线(时钟和数据)串行总线协议(I2C slave-only controller)传输CEA-861-D Compliant E-EDID设计结构。此EDID RAM存储 E-EDID信息。

  • 在TMDS模式下，设计支持从TX到RX的EDID直通。在EDID直通期间，当TX连接到外部sink时， Nios® II处理器从外部sink读取EDID并写入到EDID RAM。
  • 当在FRL模式下时， Nios® II处理器根据global.h脚本中的HDMI_RX_MAX_FRL_RATE参数写入每个链路速率的预配置EDID。
对所支持的FRL速率使用以下HDMI_RX_MAX_FRL_RATE输入：
  • 1: 3G 3 Lanes
  • 2: 6G 3 Lanes
  • 3: 6G 4 Lanes
  • 4: 8G 4 Lanes
  • 5: 10G 4 Lanes (默认)
  • 6: 12G 4 Lanes
IOPLL

HDMI RX使用一个 IOPLL 来生成RX core的FRL时钟。该参考时钟接收CDR恢复的时钟。

FRL clock frequency = Data rate per lanes x 4 / (FRL characters per clock x 18)
Transceiver PHY Reset Controller

收发器PHY复位控制器确保RX收发器的可靠初始化。此控制器的复位输入由RX重配置触发，它根据模块内部的复位序列生成Transceiver Native PHY模块的对应模拟和数字复位信号。
RX Native PHY

接收来自外部视频源的串行数据的硬核收发器模块。在将数据传递到HDMI RX core之前，它将串行数据解串为并行数据。此模块在Enhanced PCS for FRL模式上运行。

RX CDR有两个参考时钟。

  • 参考时钟0连接到 TMDS时钟。
  • 参考时钟1连接到一个固定的100 MHz时钟。在TMDS模式下，RX CDR被重配置以选择参考时钟0，在FRL模式下，RX CDR被重配置以选择参考时钟1。
RX Reconfiguration Management

在TMDS模式下，RX重配置管理模块通过HDMI PLL实现速率检测电路以驱动RX收发器在任意链路速率上(从250 Mbps到6,000 Mbps)运行。

在FRL模式下，RX重配置管理模块重配置RX收发器以在3 Gbps，6 Gbps，8 Gbps，10 Gbps或12 Gbps上运行，具体取决于SCDC_FRL_RATE register field (0x31[3:0])中的FRL速率。

RX重配置管理模块在Standard PCS/RX for TMDS模式与Enhanced PCS for FRL模式之间进行切换。

请参考图 12。

图 12. RX重配置序列流程下图显示了控制器在接收输入数据流和参考时钟频率时，或当收发器解锁时的多速率重配置序列流程。
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