HDMI Intel® Stratix 10 FPGA IP设计示例用户指南

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ID 683701
日期 11/12/2021
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1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1) 3. HDMI 2.0设计示例 4. HDCP Over HDMI 2.0/2.1设计示例 5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 硬件和软件要求 1.4. 仿真设计 1.5. 编译和测试设计 1.6. 设计限制 1.7. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(Support FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试消息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 x
3.1. HDMI RX-TX*重发送设计结构图 3.2. 创建TX-only或RX-only设计 3.3. 设计组件 3.4. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.5. 时钟方案 3.6. 接口信号 3.7. 设计RTL参数 3.8. 硬件设置 3.9. 仿真测试台 3.10. 升级您的设计
4. HDCP Over HDMI 2.0/2.1设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. Nios II处理器软件流程 4.3. 设计演练(Design Walkthrough) 4.4. FPGA设计中嵌入的加密密钥的保护 4.5. 安全注意事项 4.6. 调试指南
4.1. 高带宽数字内容保护(HDCP) x
4.1.1. HDCP Over HDMI设计示例体系结构
4.3. 设计演练(Design Walkthrough) x
4.3.1. 设置硬件 4.3.2. 生成设计 4.3.3. 包括HDCP产品秘钥 4.3.4. 编译设计 4.3.5. 查看结果
4.3.3. 包括HDCP产品秘钥 x
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) x
4.3.3.1.1. 从DCP秘钥文件的HDCP秘钥映射 4.3.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.3.3.1.3. hdcp2x_rx_kmem.v文件 4.3.3.1.4. hdcp2x_tx_kmem.v文件
4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
4.3.3.2.1. Intel KEYENC 4.3.3.2.2. Key Programmer
4.3.5. 查看结果 x
4.3.5.1. 按钮和LED功能
4.6. 调试指南 x
4.6.1. HDCP状态信号 4.6.2. 修改HDCP软件参数 4.6.3. 常见问题解答(FAQ)
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1)
3. HDMI 2.0设计示例
4. HDCP Over HDMI 2.0/2.1设计示例
5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史

3.6. 接口信号

下表列出了HDMI Intel® FPGA IP设计示例的信号。
表 39.  顶层信号
信号 方向 宽度 说明
板载振荡器信号
clk_fpga_b3_p

Input

 1

用于内核参考时钟的100 MHz自由运行时钟
用户按钮和LED
user_pb

Input

 1

控制HDMI Intel® FPGA IP设计功能的按钮。

cpu_resetn

Input

 1

全局复位
user_led_g

Output

8

绿色LED显示

请参考表 47来了解关于LED功能的详细信息。

FMC端口B上的HDMI FMC子卡管脚
fmcb_gbtclk_m2c_p_0

Input

1

 HDMI RX TMDS时钟
fmcb_dp_m2c_p

Input

 3

HDMI RX红色，绿色和蓝色数据通道

  • Bitec子卡版本11
    • [0]: RX TMDS Channel 1 (绿色)
    • [1]: RX TMDS Channel 2 (红色)
    • [2]: RX TMDS Channel 0 (蓝色)
  • Bitec子卡版本4或6
    • [0]: RX TMDS Channel 1 (绿色)—极性反转
    • [1]: RX TMDS Channel 0 (蓝色)—极性反转
    • [2]: RX TMDS Channel 2 (红色)—极性反转
fmcb_dp_c2m_p

Output

 4

HDMI TX时钟，红色，绿色和蓝色数据通道

  • Bitec子卡版本11
    • [0]: TX TMDS Channel 2 (红色)
    • [1]: TX TMDS Channel 1 (绿色)
    • [2]: TX TMDS Channel 0 (蓝色)
    • [3]: TX TMDS Clock Channel
  • Bitec子卡版本4或6
    • [0]: TX TMDS Clock Channel
    • [1]: TX TMDS Channel 0 (蓝色)
    • [2]: TX TMDS Channel 1 (绿色)
    • [3]: TX TMDS Channel 2 (红色)
fmcb_la_rx_p_9

Input

 1

HDMI RX +5V电源检测
fmcb_la_rx_p_8

Inout

 1 HDMI RX热插拔检测
fmcb_la_rx_n_8

Inout

 1

DDC和SCDC的HDMI RX I2C SDA

fmcb_la_tx_p_10

Input

 1 DDC和SCDC的HDMI RX I2C SCL
fmcb_la_tx_p_12

Input

 1 HDMI TX热插拔检测
fmcb_la_tx_n_12

Inout

 1 DDC和SCDC的HDMI I2C SDA
fmcb_la_rx_p_10

Inout

 1

DDC和SCDC的HDMI I2C SCL

fmcb_la_tx_p_11

Inout

 1 转接驱动器控制的HDMI I2C SDA
fmcb_la_rx_n_9

Inout

 1

转接驱动器控制的HDMI I2C SCL

表 40.  HDMI RX顶层信号
信号 方向 宽度 说明
时钟和复位信号
mgmt_clk

Input

 1

系统时钟输入(100 MHz)
fr_clk Input 1 主收发器参考时钟的自由运行时钟(625 MHz)。此时钟是上电状态期间收发器校准所必需的。此时钟可以是任何频率。
reset

Input

 1

系统复位输入
reset_xcvr_powerup Input 1 收发器复位输入。此信号在上电状态下的参考时钟切换过程(从自由运行时钟到TMDS时钟)中被置位。
tmds_clk_in

Input

 1

HDMI RX TMDS时钟
i2c_clk

Input

 1

DDC和SCDC接口的时钟输入
vid_clk_out

Output

 1

视频时钟输出
ls_clk_out

Output

 1

链路速度时钟输出
sys_init

Input

 1

系统初始化，在上电时复位系统。
RX收发器和IOPLL信号
rx_serial_data

Input

 3

到RX Native PHY的HDMI串行数据
gxb_rx_ready

Output

 1

表明RX Native PHY准备就绪
gxb_rx_cal_busy_out

Output

 3

到收发器仲裁器的RX Native PHY校准忙信号
gxb_rx_cal_busy_in

Input

 3

从收发器仲裁器到RX Native PHY的校准忙信号
iopll_locked

Output

 1

表明IOPLL已锁定
gxb_reconfig_write

Input

 3

从RX Native PHY到收发器仲裁器的收发器重配置Avalon-MM接口
gxb_reconfig_read

Input

 3
gxb_reconfig_address

Input

33
gxb_reconfig_writedata

Input

 96
gxb_reconfig_readdata

Output

 96
gxb_reconfig_waitrequest

Output

 3
RX重配置管理
rx_reconfig_en

Output

 1

RX重配置使能信号
measure

Output

 24

HDMI RX TMDS时钟频率测量(10毫秒)
measure_valid

Output

 1

表明测量信号有效
os

Output

 1
过采样因子(oversampling factor)：
  • 0: No oversampling
  • 1: 5× oversampling
reconfig_mgmt_write

Output

 1

连接到收发器仲裁器的RX重配置管理Avalon存储器映射接口
reconfig_mgmt_read

Output

 1
reconfig_mgmt_address

Output

13
reconfig_mgmt_writedata

Output

 32
reconfig_mgmt_readdata

Input

 32
reconfig_mgmt_waitrequest

Input

 1
HDMI RX Core信号
TMDS_Bit_clock_Ratio

Output

 1

SCDC寄存器接口
audio_de

Output

 1

HDMI RX core音频接口

请参考 HDMI Intel® FPGA IP用户指南中的Sink Interfaces部分来了解详细信息。

audio_data

Output

 256
audio_info_ai

Output

 48
audio_N

Output

 20
audio_CTS

Output

 20
audio_metadata

Output

 165
audio_format

Output

 5
aux_pkt_data

Output

 72

HDMI RX core辅助接口

请参考 HDMI Intel® FPGA IP用户指南中的Sink Interfaces部分来了解详细信息。

aux_pkt_addr

Output

 6
aux_pkt_wr

Output

 1
aux_data

Output

 72
aux_sop

Output

 1
aux_eop

Output

 1
aux_valid

Output

 1
aux_error

Output

 1
gcp

Output

 6

HDMI RX core边带接口

请参考 HDMI Intel® FPGA IP用户指南中的Sink Interfaces部分来了解详细信息。

info_avi

Output

 112
info_vsi

Output

 61
colordepth_mgmt_sync

Output

 2
vid_data

Output

 N*48

HDMI RX core视频端口

注： N = 每时钟符号

请参考 HDMI Intel® FPGA IP用户指南中的Sink Interfaces部分来了解详细信息。

vid_vsync

Output

 N
vid_hsync

Output

 N
vid_de

Output

 N
mode

Output

 1

HDMI RX core控制和状态端口

注： N = 每时钟符号

请参考 HDMI Intel® FPGA IP用户指南中的Sink Interfaces部分来了解详细信息。

ctrl

Output

 N*6
locked

Output

 3
vid_lock

Output

 1
in_5v_power

Input

 1

HDMI RX 5V检测和热插拔检测

请参考 HDMI Intel® FPGA IP用户指南中的Sink Interfaces部分来了解详细信息。

hdmi_rx_hpd_n

Inout

 1
I2C信号
hdmi_rx_i2c_sda

Inout

 1

HDMI RX DDC和SCDC接口
hdmi_rx_i2c_scl

Inout

 1
RX EDID RAM信号
edid_ram_access

Input

 1

HDMI RX EDID RAM访问接口。

当您想从EDID RAM写入或读取时，需要置位edid_ram_access，否则此信号应保持在低电平。

edid_ram_address

Input

 8
edid_ram_write

Input

 1
edid_ram_read

Input

 1
edid_ram_readdata

Output

 8
edid_ram_writedata

Input

 8
edid_ram_waitrequest

Output

 1
表 41.  HDMI TX顶层信号
信号 方向 宽度 说明
时钟和复位信号
mgmt_clk

Input

 1

系统时钟输入(100 MHz)
fr_clk Input 1 主收发器参考时钟的自由运行时钟(625 MHz)。此时钟是上电状态期间收发器校准所必需的。此时钟可以是任何频率。
reset

Input

 1

系统复位输入
hdmi_clk_in

Input

 1

TX IOPLL和TX PLL的参考时钟。时钟频率与TMDS时钟频率相同。
vid_clk_out

Output

 1

视频时钟输出
ls_clk_out

Output

1

链路速度时钟输出
sys_init

Input

 1

系统初始化，在上电时复位系统。
reset_xcvr

Input

 1

复位到TX收发器

reset_pll

Input

 1 复位到IOPLL和TX PLL
reset_pll_reconfig

Output

 1

复位到PLL重配置
TX收发器和IOPLL信号
tx_serial_data

Output

 4

来自TX Native PHY的HDMI串行数据
gxb_tx_ready

Output

 1

表明TX Native PHY准备就绪
gxb_tx_cal_busy_out

Output

 4

到收发器仲裁器的TX Native PHY校准忙信号
gxb_tx_cal_busy_in

Input

 4

从收发器仲裁器到TX Native PHY的校准忙信号
iopll_locked

Output

 1

表明IOPLL已锁定
txpll_locked

Output

 1

表明TX PLL已锁定
gxb_reconfig_write

Input

 4

从TX Native PHY到收发器仲裁器的收发器重配置Avalon存储器映射接口
gxb_reconfig_read

Input

 4
gxb_reconfig_address

Input

44
gxb_reconfig_writedata

Input

 128
gxb_reconfig_readdata

Output

 128
gxb_reconfig_waitrequest

Output

 4
TX IOPLL和TX PLL重配置信号
pll_reconfig_write/tx_pll_reconfig_write

Input

 1

TX IOPLL/TX PLL重配置Avalon存储器映射接口
pll_reconfig_read/tx_pll_reconfig_read

Input

 1
pll_reconfig_address/tx_pll_reconfig_address

Input

 10
pll_reconfig_writedata/tx_pll_reconfig_writedata

Input

 32
pll_reconfig_readdata/tx_pll_reconfig_readdata

Output

 32
pll_reconfig_waitrequest/tx_pll_reconfig_waitrequest

Output

 1
os

Input

 2
过采样因子(oversampling factor):
  • 0: No oversampling
  • 1: 3× oversampling
  • 2: 4× oversampling
  • 3: 5× oversampling
measure

Input

 24

表示传输视频分辨率的TMDS时钟频率。
HDMI TX Core信号
ctrl

Input

 6*N

HDMI TX core控制接口

注： N = 每时钟符号

请参考 HDMI Intel® FPGA IP用户指南中的Source Interfaces部分来了解详细信息。

mode

Input

 1
TMDS_Bit_clock_Ratio

Input

 1

SCDC寄存器接口

请参考 HDMI Intel® FPGA IP用户指南中的Source Interfaces部分来了解详细信息。

Scrambler_Enable

Input

 1
audio_de

Input

 1

HDMI TX core音频接口

请参考 HDMI Intel® FPGA IP用户指南中的Source Interfaces部分来了解详细信息。

audio_mute Input 1
audio_data

Input

 256
audio_info_ai

Input

 49
audio_N

Input

 22
audio_CTS

Input

 22
audio_metadata

Input

 166
audio_format

Input

 5
i2c_master_write

Input

 1

TX I2C master Avalon® 存储器映射接口到TX core中的I2C master。

注： 只有开启 Include I2C参数时，这些信号才可用。
i2c_master_read

Input

 1
i2c_master_address

Input

 4
i2c_master_writedata

Input

 32
i2c_master_readdata

Output

 32
aux_ready

Output

 1

HDMI TX core辅助接口

请参考 HDMI Intel® FPGA IP用户指南中的Source Interfaces部分来了解详细信息。

aux_data

Input

 72
aux_sop

Input

 1
aux_eop

Input

 1
aux_valid

Input

 1
gcp

Input

 6

HDMI TX core边带接口

请参考 HDMI Intel® FPGA IP用户指南中的Source Interfaces部分来了解详细信息。

info_avi

Input

 113
info_vsi

Input

 62
vid_data

Input

 N*48

HDMI TX core视频端口

注： N = 每时钟符号

请参考 HDMI Intel® FPGA IP用户指南中的Source Interfaces部分来了解详细信息。

vid_vsync

Input

 N
vid_hsync

Input

 N
vid_de

Input

 N
I2C和热插拔检测信号
nios_tx_i2c_sda_in
注： 如果开启Include I2C参数，那么此信号被置于TX core中，并且在此级别不可见。

Output

 1

I2C Master Avalon® 存储器映射接口

nios_tx_i2c_scl_in
注： 如果开启Include I2C参数，那么此信号被置于TX core中，并且在此级别不可见。

Output

 1
nios_tx_i2c_sda_oe
注： 如果开启Include I2C参数，那么此信号被置于TX core中，并且在此级别不可见。

Input

 1
nios_tx_i2c_scl_oe
注： 如果开启Include I2C参数，那么此信号被置于在TX core中，并且在此级别不可见。

Input

 1
nios_ti_i2c_sda_in

Output

 1
nios_ti_i2c_scl_in

Output

 1
nios_ti_i2c_sda_oe

Input

 1
nios_ti_i2c_scl_oe Input 1
hdmi_tx_i2c_sda

Inout

 1 HDMI TX DDC和SCDC接口
hdmi_tx_i2c_scl

Inout

 1
hdmi_ti_i2c_sda Inout 1 用于Bitec Daughter Card Revision 11 TI181 Control的I2C接口
hdmi_tx_ti_i2c_sda Inout 1
hdmi_ti_i2c_scl Inout 1
hdmi_tx_ti_i2c_scl Inout 1

tx_i2c_avalon_waitrequest

Output 1 I2C master的Avalon存储器映射接口

tx_i2c_avalon_address

Input 3
tx_i2c_avalon_writedata Input 8

tx_i2c_avalon_readdata

Output 8

tx_i2c_avalon_chipselect

Input 1

tx_i2c_avalon_write

Input 1

tx_i2c_irq

Output 1

tx_ti_i2c_avalon_waitrequest

Output 1
tx_ti_i2c_avalon_address Input 3
tx_ti_i2c_avalon_writedata Input 8
tx_ti_i2c_avalon_readdata Output 8
tx_ti_i2c_avalon_chipselect Input 1
tx_ti_i2c_avalon_write Input 1
tx_ti_i2c_irq Output 1
hdmi_tx_hpd_n

Input

 1 HDMI TX热插拔检测接口
tx_hpd_ack

Input

 1
tx_hpd_req

Output

 1
表 42.  收发器仲裁器信号
信号 方向 宽度 说明
clk

Input

 1

重配置时钟。此时钟必须与重配置管理模块共享同一时钟。
reset

Input

 1

复位信号。此复位必须与重配置管理模块共享同一复位。
rx_rcfg_en

Input

 1

RX重配置使能信号
tx_rcfg_en

Input

 1

TX重配置使能信号
rx_rcfg_ch

Input

 2

指示要在RX core上重配置哪个通道。此信号必须始终保持置位。
tx_rcfg_ch

Input

 2

指示要在TX core上重配置哪个通道。此信号必须始终保持置位。
rx_reconfig_mgmt_write

Input

 1

RX重配置管理的重配置Avalon-MM接口
rx_reconfig_mgmt_read

Input

 1
rx_reconfig_mgmt_address

Input

11
rx_reconfig_mgmt_writedata

Input

 32
rx_reconfig_mgmt_readdata

Output

 32
rx_reconfig_mgmt_waitrequest

Output

 1
tx_reconfig_mgmt_write

Input

 1

TX重配置管理的重配置Avalon-MM接口
tx_reconfig_mgmt_read

Input

 1
tx_reconfig_mgmt_address

Input

11
tx_reconfig_mgmt_writedata

Input

 32
tx_reconfig_mgmt_readdata

Output

 32
tx_reconfig_mgmt_waitrequest

Output

 1
reconfig_write

Output

 1

连接到收发器的重配置Avalon-MM接口
reconfig_read

Output

 1
reconfig_address

Output

11
reconfig_writedata

Output

 32
rx_reconfig_readdata

Input

 32
rx_reconfig_waitrequest

Input

 1
tx_reconfig_readdata

Input

 1
tx_reconfig_waitrequest

Input

 1
rx_cal_busy

Input

 1

RX收发器的校准状态信号
tx_cal_busy

Input

 1

TX收发器的校准状态信号
rx_reconfig_cal_busy

Output

 1

到RX收发器PHY复位控制的校准状态信号
tx_reconfig_cal_busy

Output

 1

来自TX收发器PHY复位控制的校准状态信号
表 43.  RX-TX链路信号
信号 方向 宽度 说明
reset

Input

 1

复位到视频/音频/辅助/边带FIFO缓冲器。
hdmi_tx_ls_clk

Input

 1

HDMI TX链路速度时钟
hdmi_rx_ls_clk

Input

 1

HDMI RX链路速度时钟
hdmi_tx_vid_clk

Input

 1

HDMI TX视频时钟
hdmi_rx_vid_clk

Input

 1

HDMI RX视频时钟
hdmi_rx_locked

Input

 3

指示HDMI RX锁定状态
hdmi_rx_de

Input

 N

HDMI RX视频接口

注： N = 每个时钟的符号数
hdmi_rx_hsync

Input

 N
hdmi_rx_vsync

Input

 N
hdmi_rx_data

Input

 N*48
rx_audio_format

Input

 5

HDMI RX音频接口
rx_audio_metadata

Input

 165
rx_audio_info_ai

Input

 48
rx_audio_CTS

Input

 20
rx_audio_N

Input

 20
rx_audio_de

Input

 1
rx_audio_data

Input

 256
rx_gcp

Input

 6

HDMI RX边带接口
rx_info_avi

Input

 112
rx_info_vsi

Input

 61
rx_aux_eop

Input

 1

HDMI RX辅助接口
rx_aux_sop

Input

 1
rx_aux_valid

Input

 1
rx_aux_data

Input

 72
hdmi_tx_de

Output

 N

HDMI TX视频接口

注： N = 每个时钟的符号数
hdmi_tx_hsync

Output

 N
hdmi_tx_vsync

Output

 N
hdmi_tx_data

Output

 N*48
tx_audio_format

Output

 5

HDMI TX音频接口
tx_audio_metadata

Output

 165
tx_audio_info_ai

Output

 48
tx_audio_CTS

Output

 20
tx_audio_N

Output

 20
tx_audio_de

Output

 1
tx_audio_data

Output

 256
tx_gcp

Output

 6

HDMI TX边带接口
tx_info_avi

Output

 112
tx_info_vsi

Output

 61
tx_aux_eop

Output

 1

HDMI TX辅助接口
tx_aux_sop

Output

 1
tx_aux_valid

Output

 1
tx_aux_data

Output

 72
tx_aux_ready

Output

 1
表 44.   Platform Designer系统信号
信号 方向 宽度 说明
clock_bridge_0_in_clk_clk Input 1 CPU时钟
reset_bridge_0_reset_reset_n

Input

 1

CPU复位
tmds_bit_clock_ratio_pio_external_connection_export

Input

 1

TMDS比特时钟比率
measure_pio_external_connection_export

Input

 24

预期的TMDS时钟频率
measure_valid_req_export

Input

 1

1

表明测量PIO有效
measure_valid_ack_export
i2c_master_i2c_serial_sda_in

Input

 1

I2C Master接口

i2c_master_i2c_serial_scl_in

Input

 1
i2c_master_i2c_serial_sda_oe

Output

 1
i2c_master_i2c_serial_scl_oe

Output

 1
i2c_master_ti_i2c_serial_sda_in

Input

 1
i2c_master_ti_i2c_serial_scl_in

Input

 1
i2c_master_ti_i2c_serial_sda_oe

Output

 1
i2c_master_ti_i2c_serial_scl_oe

Output

 1
edid_ram_access_pio_external_connection_export

Output

 1

EDID RAM访问接口。

当要从RX顶部的EDID RAM进行读或写操作时置位edid_ram_access_pio_external_connection_export。将Platform Designer中的EDID RAM access Avalon-MM slave连接到顶层RX模块上的EDID RAM接口。

edid_ram_slave_translator_address

Output

 8
edid_ram_slave_translator_write

Output

 1
edid_ram_slave_translator_read

Output

 1
edid_ram_slave_translator_readdata

Input

 8
edid_ram_slave_translator_writedata

Output

 8
edid_ram_slave_translator_waitrequest

Input

 1
powerup_cal_done_export Input 1 RX PMA Reconfiguration Avalon® 存储器映射接口
rx_pma_cal_busy_export Input 1
rx_pma_ch_export Output 2
rx_pma_rcfg_mgmt_address Output 12
rx_pma_rcfg_mgmt_write Output 1
rx_pma_rcfg_mgmt_read Output 1
rx_pma_rcfg_mgmt_readdata Input 32
rx_pma_rcfg_mgmt_writedata Output 32
rx_pma_rcfg_mgmt_waitrequest Input 1
rx_pma_waitrequest_export Input 1
rx_rcfg_en_export Output 1
rx_rst_xcvr_export Output 1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_waitrequest

Input

 1

TX PLL Reconfiguration Avalon® 存储器映射接口

tx_pll_rcfg_mgmt_translator_avalon_anti_slave_writedata

Output

 32
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_address

Output

11
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_write

Output

 1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_read

Output

 1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_readdata

Input

 32
tx_pll_waitrequest_pio_external_connection_export

Input

 1

TX PLL waitrequest

tx_pma_rcfg_mgmt_translator_avalon_anti_slave_address

Output

13

TX PMA Reconfiguration Avalon® 存储器映射接口

tx_pma_rcfg_mgmt_translator_avalon_anti_slave_write

Output

 1
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_read

Output

 1
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_readdata

Input

 32
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_writedata

Output

 32
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_waitrequest

Input

 1
tx_pma_waitrequest_pio_external_connection_export

Input

 1

TX PMA waitrequest

tx_pma_cal_busy_pio_external_connection_export

Input

 1

TX PMA Recalibration Busy

tx_pma_ch_export

Output

 2

TX PMA通道
tx_rcfg_en_pio_external_connection_export

Output

 1

TX PMA重配置使能
tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_writedata

Output

 32

TX IOPLL Reconfiguration Avalon® 存储器映射接口

tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_readdata

Input

 32
tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_waitrequest

Input

 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_address

Output

 9
tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_write

Output

 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_read

Output

 1
tx_os_pio_external_connection_export

Output

 2
过采样因子(oversampling factor):
  • 0: No oversampling
  • 1: 3× oversampling
  • 2: 4× oversampling
  • 3: 5× oversampling
tx_rst_pll_pio_external_connection_export

Output

 1

复位到IOPLL和TX PLL
tx_rst_xcvr_pio_external_connection_export

Output

 1

复位到TX Native PHY
wd_timer_resetrequest_reset

Output

 1

watchdog timer复位
color_depth_pio_external_connection_export

Input

 2

色深
tx_hpd_ack_pio_external_connection_export

Output

 1

TX热插拔检测握手
tx_hpd_req_pio_external_connection_export

Input

 1
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