HDMI Intel® Stratix 10 FPGA IP设计示例用户指南

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ID 683701
日期 11/12/2021
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1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1) 3. HDMI 2.0设计示例 4. HDCP Over HDMI 2.0/2.1设计示例 5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 硬件和软件要求 1.4. 仿真设计 1.5. 编译和测试设计 1.6. 设计限制 1.7. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(Support FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试消息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 x
3.1. HDMI RX-TX*重发送设计结构图 3.2. 创建TX-only或RX-only设计 3.3. 设计组件 3.4. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.5. 时钟方案 3.6. 接口信号 3.7. 设计RTL参数 3.8. 硬件设置 3.9. 仿真测试台 3.10. 升级您的设计
4. HDCP Over HDMI 2.0/2.1设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. Nios II处理器软件流程 4.3. 设计演练(Design Walkthrough) 4.4. FPGA设计中嵌入的加密密钥的保护 4.5. 安全注意事项 4.6. 调试指南
4.1. 高带宽数字内容保护(HDCP) x
4.1.1. HDCP Over HDMI设计示例体系结构
4.3. 设计演练(Design Walkthrough) x
4.3.1. 设置硬件 4.3.2. 生成设计 4.3.3. 包括HDCP产品秘钥 4.3.4. 编译设计 4.3.5. 查看结果
4.3.3. 包括HDCP产品秘钥 x
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) x
4.3.3.1.1. 从DCP秘钥文件的HDCP秘钥映射 4.3.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.3.3.1.3. hdcp2x_rx_kmem.v文件 4.3.3.1.4. hdcp2x_tx_kmem.v文件
4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
4.3.3.2.1. Intel KEYENC 4.3.3.2.2. Key Programmer
4.3.5. 查看结果 x
4.3.5.1. 按钮和LED功能
4.6. 调试指南 x
4.6.1. HDCP状态信号 4.6.2. 修改HDCP软件参数 4.6.3. 常见问题解答(FAQ)
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1)
3. HDMI 2.0设计示例
4. HDCP Over HDMI 2.0/2.1设计示例
5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史

2.5.1. HDMI TX组件

HDMI TX顶层组件包括TX core顶层组件和IOPLL、收发器PHY复位控制器、收发器本机(native) PHY、TX PLL、TX重配置管理和输出缓冲器模块。
图 9. HDMI TX顶部组件
表 11.  HDMI TX顶部组件
模块 说明
HDMI TX Core

IP从顶层接收视频数据并执行辅助数据编码，音频数据编码，视频数据编码，加扰，TMDS编码或封装。
IOPLL IOPLL (iopll_frl)为TX core生成FRL时钟。此参考时钟接收TX FPLL输出时钟。

FRL clock frequency = Data rate per lanes x 4 / (FRL characters per clock x 18)
Transceiver PHY Reset Controller

收发器PHY复位控制器确保TX收发器的可靠初始化。此控制器的复位输入由顶层触发，它根据模块内部的复位序列生成Transceiver Native PHY模块的对应模拟和数字复位信号。

此模块的tx_ready输出信号也用作HDMI Intel® FPGA IP的一个复位信号，代表收发器已启动并正在运行，并准备好从内核接收数据。

Transceiver Native PHY

硬核收发器模块，接收来自HDMI TX内核的并行数据并在传输时串行化数据。

注： 为满足HDMI TX通道间偏移要求，请将 L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP参数编辑器中的TX channel bonding mode选项设为 PMA and PCS bonding。根据 L- and H-Tile Transceiver PHY User Guide.中的建议，您也需要将最大偏斜(set_max_skew)约束要求添加到收发器复位控制器(tx_digitalreset)的数字复位信号中。
TX PLL

发送器PLL模块对Transceiver Native PHY模块提供串行快速时钟。对于此HDMI Intel® FPGA IP设计示例，fPLL用作TX PLL。

TX PLL有两个参考时钟。

  • 参考时钟0连接到可编程振荡器(具有TMDS时钟频率)，用于TMDS模式。在本设计示例中，RX TMDS时钟用于连接到参考时钟0，用于TMDS模式。Intel建议将具有TMDS时钟频率的可编程振荡器用于参考时钟0。
  • 参考时钟1连接到一个固定的100 MHz时钟，用于FRL模式。
TX Reconfiguration Management
  • 在TMDS模式下，TX重配置管理模块根据特定视频的TMDS时钟频率为不同的输出时钟频率重新配置TX PLL。
  • 在FRL模式下，TX重配置管理模块根据0x31 SCDC寄存器中的FRL_Rate域重新配置TX PLL以提供3 Gbps，6 Gbps，8 Gbps，10 Gbps和12 Gbps的串行快速时钟。
  • TX重配置管理模块在TMDS模式的参考时钟0和FRL模式的参考时钟1之间切换TX PLL参考时钟。
Output buffer 此缓存器用作一个与HDMI DDC的I2C接口和转接驱动器组件进行交互的接口。
表 12.  每个时钟频率范围的收发器数据速率和过采样因子
模式 数据速率 Oversampler 1 (2x oversample) Oversampler 2 (4x oversample) 过采样因子(Oversample Factor) 过采样的数据速率(Mbps)
TMDS 250–1000 On On 8 2000–8000
TMDS 1000–6000 On Off 2 2000–12000
FRL 3000 Off Off 1 3000
FRL 6000 Off Off 1 6000
FRL 8000 Off Off 1 8000
FRL 10000 Off Off 1 10000
FRL 12000 Off Off 1 12000
图 10. TX重配置序列流程
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