HDMI Intel® Stratix 10 FPGA IP设计示例用户指南

下载 PDF
ID 683701
日期 11/12/2021
Public
文档目录
文档目录 x
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 2. HDMI 2.1设计示例(Support FRL = 1) 3. HDMI 2.0设计示例 4. HDCP Over HDMI 2.0/2.1设计示例 5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例 x
1.1. 目录结构 1.2. 生成设计 1.3. 硬件和软件要求 1.4. 仿真设计 1.5. 编译和测试设计 1.6. 设计限制 1.7. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(Support FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试消息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 x
3.1. HDMI RX-TX*重发送设计结构图 3.2. 创建TX-only或RX-only设计 3.3. 设计组件 3.4. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.5. 时钟方案 3.6. 接口信号 3.7. 设计RTL参数 3.8. 硬件设置 3.9. 仿真测试台 3.10. 升级您的设计
4. HDCP Over HDMI 2.0/2.1设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. Nios II处理器软件流程 4.3. 设计演练(Design Walkthrough) 4.4. FPGA设计中嵌入的加密密钥的保护 4.5. 安全注意事项 4.6. 调试指南
4.1. 高带宽数字内容保护(HDCP) x
4.1.1. HDCP Over HDMI设计示例体系结构
4.3. 设计演练(Design Walkthrough) x
4.3.1. 设置硬件 4.3.2. 生成设计 4.3.3. 包括HDCP产品秘钥 4.3.4. 编译设计 4.3.5. 查看结果
4.3.3. 包括HDCP产品秘钥 x
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.3.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) x
4.3.3.1.1. 从DCP秘钥文件的HDCP秘钥映射 4.3.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.3.3.1.3. hdcp2x_rx_kmem.v文件 4.3.3.1.4. hdcp2x_tx_kmem.v文件
4.3.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
4.3.3.2.1. Intel KEYENC 4.3.3.2.2. Key Programmer
4.3.5. 查看结果 x
4.3.5.1. 按钮和LED功能
4.6. 调试指南 x
4.6.1. HDCP状态信号 4.6.2. 修改HDCP软件参数 4.6.3. 常见问题解答(FAQ)
1. Intel® Stratix® 10 器件的HDMI Intel® FPGA IP设计快速入门指南示例
2. HDMI 2.1设计示例(Support FRL = 1)
3. HDMI 2.0设计示例
4. HDCP Over HDMI 2.0/2.1设计示例
5. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Stratix® 10 FPGA IP设计示例用户指南文档修订历史

4.3.5.1. 按钮和LED功能

使用板上的按钮和LED功能来控制演示。
表 55.  按钮和LED指示器(支持FRL = 0)
按钮/LED 功能
cpu_resetn 按一次执行系统复位。
user_pb[0] 按一次将HPD信号切换到标准HDMI source。
user_pb[1]
  • 按住可指示TX core发送DVI编码信号。
  • 松开以发送HDMI编码信号。
  • 确保传入的视频为8 bpc RGB颜色空间。
user_pb[2]
  • 按住可指示TX core停止从边带信号发送InfoFrame。
  • 松开可继续从边带信号发送InfoFrame。

user_led_g[0]

 RX HDMI PLL锁定状态。
  • 0: Unlocked
  • 1: Locked

user_led_g[1]

 RX HDMI core锁定状态。
  • 0：至少1个通道是未锁定的。
  • 1：所有3个通道均已锁定。

user_led_g[2]

 RX HDCP1x IP解密状态。
  • 0: Inactive
  • 1: Active

user_led_g[3]

 RX HDCP2x IP解密状态。
  • 0: Inactive
  • 1: Active

user_led_g[4]

 TX HDMI PLL锁定状态。
  • 0: Unlocked
  • 1: Locked

user_led_g[5]
TX收发器PLL锁定状态。
  • 0：Unlocked
  • 1：Locked

user_led_g[6]

 TX HDCP1x IP加密状态。
  • 0: Inactive
  • 1: Active

user_led_g[7]

 TX HDCP2x IP加密状态。
  • 0: Inactive
  • 1: Active
表 56.  按钮和LED指示器(支持FRL = 1)
按钮/LED 功能
cpu_resetn 按一次执行系统复位。
user_dipsw[0]

用户定义的DIP开关，用于切换直通模式(passthrough mode)。

  • OFF (默认位置) = 直通

    FPGA上的HDMI RX从外部sink获取EDID，并将其提供给与它连接的外部source。

  • ON = 您可以从 Nios® II终端控制RX最大FRL速率。此命令通过操控最大FRL速率值来修改RX EDID。

请参考以不同的FRL速率运行设计来了解关于设置不同FRL速率的详细信息。

user_dipsw[1]

用户定义的DIP开关，用于切换直通模式(passthrough mode)。

  • OFF (默认位置) = user_led[3:0]指示RX状态。
  • ON = user_led[3:0]指示TX状态。

请参考user_led[3:0]了解详细信息。
user_pb[0] 按一次将HPD信号切换到标准HDMI source。
user_pb[1] 保留。
user_led[0] user_dipsw[1] = ON RX FRL时钟PLL锁定状态。
  • 0: Unlocked
  • 1: Locked
user_dipsw[1] = OFF TX FRL时钟PLL锁定状态。
  • 0: Unlocked
  • 1: Locked
user_led[1] user_dipsw[1] = ON RX HDMI视频锁定状态。
  • 0: Unlocked
  • 1: Locked
user_dipsw[1] = OFF TX FRL起始状态。
  • 0: TX core发送链路训练码型
  • 1: TX core发送正常视频
user_led[2] user_dipsw[1] = ON RX HDCP1x IP解密状态。
  • 0: Inactive
  • 1: Active
user_dipsw[1] = OFF TX HDCP1x IP加密状态。
  • 0: Inactive
  • 1: Active

user_led[3]

 user_dipsw[1] = ON RX HDCP2x IP解密状态。
  • 0: Inactive
  • 1: Active
user_dipsw[1] = OFF TX HDCP2x IP加密状态。
  • 0: Inactive
  • 1: Active
二级标题