HDMI RX Core |
IP从Transceiver Native PHY接收串行数据并执行数据对齐通道去偏斜,TMDS解码,辅助数据解码,视频数据解码,音频数据解码和解扰。 |
I2C Slave |
I 2C是用于Sink Display Data Channel (DDC)和Status and Data Channel (SCDC)的接口。HDMI source使用DDC通过读取Enhanced Extended Display Identification Data (E-EDID)数据结构来决定sink的功能和特性。
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EDID RAM |
设计使用RAM 1-Port IP存储EDID信息。一个标准的两线(时钟和数据)串行总线协议(I2C slave-only controller)传输CEA-861-D Compliant E-EDID设计结构。此EDID RAM存储 E-EDID信息。
- 在TMDS模式下,设计支持从TX到RX的EDID直通。在EDID直通期间,当TX连接到外部sink时, Nios® II处理器从外部sink读取EDID并写入到EDID RAM。
- 当在FRL模式下时, Nios® II处理器根据global.h脚本中的HDMI_RX_MAX_FRL_RATE参数写入每个链路速率的预配置EDID。
对所支持的FRL速率使用以下 HDMI_RX_MAX_FRL_RATE输入:
- 1: 3G 3 Lanes
- 2: 6G 3 Lanes
- 3: 6G 4 Lanes
- 4: 8G 4 Lanes
- 5: 10G 4 Lanes (默认)
- 6: 12G 4 Lanes
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IOPLL |
HDMI RX使用一个 IOPLL 来生成RX core的FRL时钟。该参考时钟接收CDR恢复的时钟。 FRL clock frequency = Data rate per lanes x 4 / (FRL characters per clock x 18) |
Transceiver PHY Reset Controller |
收发器PHY复位控制器确保RX收发器的可靠初始化。此控制器的复位输入由RX重配置触发,它根据模块内部的复位序列生成Transceiver Native PHY模块的对应模拟和数字复位信号。 |
RX Native PHY |
接收来自外部视频源的串行数据的硬核收发器模块。在将数据传递到HDMI RX core之前,它将串行数据解串为并行数据。此模块在Enhanced PCS for FRL模式上运行。 RX CDR有两个参考时钟。
- 参考时钟0连接到 TMDS时钟。
- 参考时钟1连接到一个固定的100 MHz时钟。在TMDS模式下,RX CDR被重配置以选择参考时钟0,在FRL模式下,RX CDR被重配置以选择参考时钟1。
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RX Reconfiguration Management |
在TMDS模式下,RX重配置管理模块通过HDMI PLL实现速率检测电路以驱动RX收发器在任意链路速率上(从250 Mbps到6,000 Mbps)运行。 在FRL模式下,RX重配置管理模块重配置RX收发器以在3 Gbps,6 Gbps,8 Gbps,10 Gbps或12 Gbps上运行,具体取决于SCDC_FRL_RATE register field (0x31[3:0])中的FRL速率。 RX重配置管理模块在Standard PCS/RX for TMDS模式与Enhanced PCS for FRL模式之间进行切换。 请参考图 12。 |