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2.9. 时钟方案
时钟 | 设计中的信号名称 | 说明 |
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Management Clock | mgmt_clk |
一个用于以下组件的自由运行的100 MHz时钟:
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I2C Clock | i2c_clk | 100 MHz时钟输入,对HDMI RX core传输训练过程和EDID RAM中的I2C slave,输出缓冲器,SCDC寄存器提供时钟。 |
TX PLL Reference Clock 0 | tx_tmds_clk | TX PLL的参考时钟0。时钟频率与HDMI TX TMDS时钟通道的预期TMDS时钟频率相同。此参考时钟用于TMDS模式。 对于此HDMI设计示例,出于演示的目的,此时钟连接到RX TMDS时钟。在您的应用中,您需要通过可编程振荡器提供一个TMDS时钟频率的专用时钟,以达到更小的抖动。
注: 请不要将收发器RX管脚用作TX PLL参考时钟。如果您将HDMI TX refclk放置在RX管脚上,那么您的设计将会失败。
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TX PLL Reference Clock 1 | txfpll_refclk1/rxphy_cdr_refclk1 | TX PLL和RX CDR的参考时钟,以及vid_clk的IOPLL。时钟频率为100 MHz。 |
TX PLL Serial Clock | tx_bonding_clocks | TX PLL生成的串行快速时钟。时钟频率是根据数据速率设置的。 |
TX Transceiver Clock Out | tx_clk | 从收发器恢复的时钟输出,频率根据数据速率和每个时钟的符号而变化。 TX收发器时钟输出频率 = 收发器数据速率/收发器宽度 对于HDMI设计示例,通道0的TX收发器时钟输出对TX收发器内核输入(tx_coreclkin),链路速度IOPLL (pll_hdmi)参考时钟和视频和FRL IOPLL (pll_vid_frl)参考时钟提供时钟。 |
Video Clock | tx_vid_clk/rx_vid_clk | TX和RX core的视频时钟。此时钟以225 MHz 的固定频率运行。 |
TX/RX FRL Clock | tx_frl_clk/rx_frl_clk | TX和RX core的FRL时钟。 |
RX TMDS Clock | rx_tmds_clk | HDMI RX连接器的TMDS时钟通道,连接到IOPLL以生成CDR参考时钟0的参考时钟。此内核使用此时钟(在TMDS模式下)。 |
RX Transceiver Clock Out | rx_clk | 从收发器恢复的时钟输出,频率根据数据速率和收发器宽度而变化。 RX收发器时钟输出频率 = 收发器数据速率/收发器宽度 对于此HDMI设计示例,通道1的RX收发器时钟输出对RX收发器内核输入(rx_coreclkin)和FRL IOPLL (pll_frl)参考时钟提供时钟。 |