AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

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ID 683640
日期 10/14/2019
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1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置 x
1.1. 28-nm器件中的小数分频PLL重配置 1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 1.3. 设计考量 1.4. 使用设计实例 1.5. 教程演练 1.6. AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置文档修订历史
1.1. 28-nm器件中的小数分频PLL重配置 x
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置 x
1.1.1.1. Altera PLL和Altera PLL Reconfig IP内核之间的连接性 1.1.1.2. 连接Altera PLL和Altera PLL Reconfig IP内核 1.1.1.3. Altera PLL Reconfig IP内核中的Avalon-MM信号 1.1.1.4. 寄存器和计数器设置 1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 1.1.1.6. .mif流重配置
1.1.1.4. 寄存器和计数器设置 x
1.1.1.4.1. 小数分频PLL动态重配置寄存器和设置 1.1.1.4.2. 读操作期间的计数器地址和位设置 1.1.1.4.3. 动态相移计数器和cnt_select (Dynamic_Phase_Shift[20:16])位设置
1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 x
1.1.1.5.1. 使用Avalon-MM接口的动态重配置的波形实例
1.1.1.6. .mif流重配置 x
1.1.1.6.1. 将 Intel® Quartus® Prime软件生成的两个.mif文件连接在一起 1.1.1.6.2. 使用Altera PLL Reconfig IP内核的.mif流重配置 1.1.1.6.3. .mif文件格式 1.1.1.6.4. .Mif流重配置操作码
1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 x
1.2.1. 使用Altera PLL IP内核执行动态相移 1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移
1.2.1. 使用Altera PLL IP内核执行动态相移 x
1.2.1.1. 使用Altera PLL IP内核的动态相移的波形实例 1.2.1.2. Altera PLL IP内核中的动态相移信号 1.2.1.3. 逻辑计数器位设置
1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移 x
1.2.2.1. 使用Altera PLL Reconfig IP内核的动态相移的波形实例
1.4. 使用设计实例 x
1.4.1. 软件要求 1.4.2. 设计实例1：使用Altera PLL Reconfig IP内核的PLL重配置对M、N和C计数器进行重配置 1.4.3. 设计实例2：使用Altera PLL Reconfig IP内核的PLL重配置来执行动态相移 1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 1.4.5. 设计实例4：使用Altera PLL IP内核的动态相移 1.4.6. 设计实例5：.mif流重配置
1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 x
1.4.4.1. Qsys系统和组件 1.4.4.2. Qsys的主要菜单命令 1.4.4.3. Qsys的子菜单命令
1.5. 教程演练 x
1.5.1. 创建一个新的 Intel® Quartus® Prime工程 1.5.2. 创建Qsys系统 1.5.3. 创建顶层设计文件 1.5.4. 结合Nios II SBT for Eclipse 1.5.5. 在硬件上验证设计
1.5.4. 结合Nios II SBT for Eclipse x
1.5.4.1. 添加测试码(Test Code)到Nios II SBT for Eclipse 1.5.4.2. 建立Nios II Project Settings
1.5.5. 在硬件上验证设计 x
1.5.5.1. 编译工程 1.5.5.2. 下载目标文件(Object File) 1.5.5.3. 使用Nios II SBT for Eclipse验证软件
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

1.2.1.2. Altera PLL IP内核中的动态相移信号

表 6.  Altera PLL IP内核中的动态相移信号
端口 方向 说明
phase_en 输入 由低到高的跳变使能了动态相移，每次由低到高的跳变相移一次。
scanclk 输入 内核中的自由运行时钟与phase_en相结合以使能和禁用动态相移。
updn 输入 选择动态相移方向；1= 正相移；0 = 负相移。PLL在scanclk上升沿上寄存该信号。
cntsel 输入 逻辑计数器选择5 6。五个比特被解码后，选择其中一个C计数器用于相位调整。PLL在scanclk的上升沿寄存信号。
phase_done 输出 置位时，这个端口告知内核逻辑，相位调整已经完成，PLL准备运行在下一个可能的调整脉冲上。根据内部PLL时序进行置位。在scanclk的上升沿置低。
相关信息
5 有关所选的逻辑计数器相应的地址信息，请参考逻辑计数器位设置表。
6 对于 Intel® Quartus® Prime 13.1之前的版本，cntsel是指物理计数器。对于 Intel® Quartus® Prime13.1和后续版本，cntsel是指逻辑计数器。有关物理计数器和逻辑计数器的cntsel位设置的信息，请参考逻辑计数器位设置表。
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