AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

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ID 683640
日期 10/14/2019
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1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置 x
1.1. 28-nm器件中的小数分频PLL重配置 1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 1.3. 设计考量 1.4. 使用设计实例 1.5. 教程演练 1.6. AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置文档修订历史
1.1. 28-nm器件中的小数分频PLL重配置 x
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置 x
1.1.1.1. Altera PLL和Altera PLL Reconfig IP内核之间的连接性 1.1.1.2. 连接Altera PLL和Altera PLL Reconfig IP内核 1.1.1.3. Altera PLL Reconfig IP内核中的Avalon-MM信号 1.1.1.4. 寄存器和计数器设置 1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 1.1.1.6. .mif流重配置
1.1.1.4. 寄存器和计数器设置 x
1.1.1.4.1. 小数分频PLL动态重配置寄存器和设置 1.1.1.4.2. 读操作期间的计数器地址和位设置 1.1.1.4.3. 动态相移计数器和cnt_select (Dynamic_Phase_Shift[20:16])位设置
1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 x
1.1.1.5.1. 使用Avalon-MM接口的动态重配置的波形实例
1.1.1.6. .mif流重配置 x
1.1.1.6.1. 将 Intel® Quartus® Prime软件生成的两个.mif文件连接在一起 1.1.1.6.2. 使用Altera PLL Reconfig IP内核的.mif流重配置 1.1.1.6.3. .mif文件格式 1.1.1.6.4. .Mif流重配置操作码
1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 x
1.2.1. 使用Altera PLL IP内核执行动态相移 1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移
1.2.1. 使用Altera PLL IP内核执行动态相移 x
1.2.1.1. 使用Altera PLL IP内核的动态相移的波形实例 1.2.1.2. Altera PLL IP内核中的动态相移信号 1.2.1.3. 逻辑计数器位设置
1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移 x
1.2.2.1. 使用Altera PLL Reconfig IP内核的动态相移的波形实例
1.4. 使用设计实例 x
1.4.1. 软件要求 1.4.2. 设计实例1：使用Altera PLL Reconfig IP内核的PLL重配置对M、N和C计数器进行重配置 1.4.3. 设计实例2：使用Altera PLL Reconfig IP内核的PLL重配置来执行动态相移 1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 1.4.5. 设计实例4：使用Altera PLL IP内核的动态相移 1.4.6. 设计实例5：.mif流重配置
1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 x
1.4.4.1. Qsys系统和组件 1.4.4.2. Qsys的主要菜单命令 1.4.4.3. Qsys的子菜单命令
1.5. 教程演练 x
1.5.1. 创建一个新的 Intel® Quartus® Prime工程 1.5.2. 创建Qsys系统 1.5.3. 创建顶层设计文件 1.5.4. 结合Nios II SBT for Eclipse 1.5.5. 在硬件上验证设计
1.5.4. 结合Nios II SBT for Eclipse x
1.5.4.1. 添加测试码(Test Code)到Nios II SBT for Eclipse 1.5.4.2. 建立Nios II Project Settings
1.5.5. 在硬件上验证设计 x
1.5.5.1. 编译工程 1.5.5.2. 下载目标文件(Object File) 1.5.5.3. 使用Nios II SBT for Eclipse验证软件
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

1.5.2. 创建Qsys系统

要创建Qsys系统，请执行下列步骤：

  1. 在Tool菜单上，点击Qsys。
  2. 添加设计所需的Qsys组件。
    1. 要创建Altera PLL实例，请执行下列步骤：
      1. 展开PLL，选择Altera PLL，并点击Add。
      2. 将Reference Clock Frequency设置为50.0 MHz。
      3. 选择输出时钟数，设置其输出频率和相位关系。
      4. 在Settings选项卡下打开Enable dynamic reconfiguration of PLL选项。
      5. 点击Finish。
    2. 要创建Altera PLL Reconfig实例，请执行下列步骤：
      1. 展开PLL，选择Altera PLL Reconfig，并点击Add。
      2. 点击Finish。
    3. 在Component Library > Memories and Memory Controllers > On-Chip下，选择On-Chip Memory (RAM or ROM)，然后点击Add。
      1. 对于Total Memory大小，键入65536字节。
      2. 点击Finish。
    4. 在Component Library下，展开Embedded Processors，选择Nios II Processor，并点击Add。
      1. 选择Nios II/s。
      2. 将Reset Vector Offset设置成0x00，将Exception Vector Offset设置成0x20。
      3. 点击Finish。
    5. 在Interface Protocols > Serial下，选择JTAG UART，并点击Add。
      1. 在Write FIFO and Read FIFO下，对Buffer depth (bytes)选择64，对IRQ threshold，键入8。
      2. 对于Prepare交互窗口，选择INTERACTIVE_INPUT_OUTPUT，以在仿真期间打开交互显示窗口。
      3. 点击Finish。
    6. 在Project Setting选项卡下的Clock Crossing Adapter Type中，选择Auto。
  3. 在System Contents选项卡下，作出适当的总线连接和IRQ线，如设计实例3的Qsys系统和组件图所示。
    如果有关于重叠地址的警告，那么在System菜单上，点击Assign Base Addresses。如果有关于重叠IRQ的警告，那么在System菜单上，点击Assign Interrupt numbers。
  4. 建立连接后，右击Nios II Processor，并选择Edit来打开Nios II Processor参数编辑器。在Core Nios II选项卡下，对Reset vector memory和Exception vector memory选择onchip_memory2_0.s1，然后点击Finish。
  5. 在File菜单上，单击Save。
  6. 在Generation选项卡的Synthesis下，打开Create HDL design files for synthesis和Create block symbol file (.bsf)。
  7. 点击Generate。
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