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1.4.4. 设计实例3:使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置
fPLL重配置的设计实例使用Qsys设计流程,针对5SGXEA7器件。fPLL分别在C0、C1、C5和C10输出上综合了0 ps、168 ps、336 ps和505 ps等4个106 Mhz的输出时钟。fPLL的输出频率为50 MHz。
要运行设计实例的测试,请执行以下步骤(进入子菜单):
- 下载并恢复pll_reconfig_qsys.qar文件。
- 更改设计实例中的管脚分配和I/O标准来匹配您的硬件。
- 在系统实例中重新生成Qsys系统。
- 重新编译设计并确保您的设计在重新编译后不包含任何时序违规。
- 打开.stp文件,并下载.sof文件。
- 运行Nios® II Software Build Tools (SBT) for Eclipse,建立Nios® II工程,并编译测试编程。
- 下载Executable and Linking Format File (.elf)来运行可执行测试。