AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

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ID 683640
日期 10/14/2019
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1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置 x
1.1. 28-nm器件中的小数分频PLL重配置 1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 1.3. 设计考量 1.4. 使用设计实例 1.5. 教程演练 1.6. AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置文档修订历史
1.1. 28-nm器件中的小数分频PLL重配置 x
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置 x
1.1.1.1. Altera PLL和Altera PLL Reconfig IP内核之间的连接性 1.1.1.2. 连接Altera PLL和Altera PLL Reconfig IP内核 1.1.1.3. Altera PLL Reconfig IP内核中的Avalon-MM信号 1.1.1.4. 寄存器和计数器设置 1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 1.1.1.6. .mif流重配置
1.1.1.4. 寄存器和计数器设置 x
1.1.1.4.1. 小数分频PLL动态重配置寄存器和设置 1.1.1.4.2. 读操作期间的计数器地址和位设置 1.1.1.4.3. 动态相移计数器和cnt_select (Dynamic_Phase_Shift[20:16])位设置
1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 x
1.1.1.5.1. 使用Avalon-MM接口的动态重配置的波形实例
1.1.1.6. .mif流重配置 x
1.1.1.6.1. 将 Intel® Quartus® Prime软件生成的两个.mif文件连接在一起 1.1.1.6.2. 使用Altera PLL Reconfig IP内核的.mif流重配置 1.1.1.6.3. .mif文件格式 1.1.1.6.4. .Mif流重配置操作码
1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 x
1.2.1. 使用Altera PLL IP内核执行动态相移 1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移
1.2.1. 使用Altera PLL IP内核执行动态相移 x
1.2.1.1. 使用Altera PLL IP内核的动态相移的波形实例 1.2.1.2. Altera PLL IP内核中的动态相移信号 1.2.1.3. 逻辑计数器位设置
1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移 x
1.2.2.1. 使用Altera PLL Reconfig IP内核的动态相移的波形实例
1.4. 使用设计实例 x
1.4.1. 软件要求 1.4.2. 设计实例1：使用Altera PLL Reconfig IP内核的PLL重配置对M、N和C计数器进行重配置 1.4.3. 设计实例2：使用Altera PLL Reconfig IP内核的PLL重配置来执行动态相移 1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 1.4.5. 设计实例4：使用Altera PLL IP内核的动态相移 1.4.6. 设计实例5：.mif流重配置
1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 x
1.4.4.1. Qsys系统和组件 1.4.4.2. Qsys的主要菜单命令 1.4.4.3. Qsys的子菜单命令
1.5. 教程演练 x
1.5.1. 创建一个新的 Intel® Quartus® Prime工程 1.5.2. 创建Qsys系统 1.5.3. 创建顶层设计文件 1.5.4. 结合Nios II SBT for Eclipse 1.5.5. 在硬件上验证设计
1.5.4. 结合Nios II SBT for Eclipse x
1.5.4.1. 添加测试码(Test Code)到Nios II SBT for Eclipse 1.5.4.2. 建立Nios II Project Settings
1.5.5. 在硬件上验证设计 x
1.5.5.1. 编译工程 1.5.5.2. 下载目标文件(Object File) 1.5.5.3. 使用Nios II SBT for Eclipse验证软件
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

1.5.3. 创建顶层设计文件

您可以将Qsys系统看作设计中的一个组件。该Qsys系统可以是唯一的组件或许多组件之一。因此，当Qsys系统完成时，必须将该系统添加到顶层设计。

顶层设计可以是您首选的HDL语言或者.bdf原理图设计。

在此演练中，顶层设计是不带其他组件的Qsys系统的一个简单的包装文件。顶层设计仅定义管脚命名约定和端口连接。

图 8. Qsys顶层结构图

要创建具有.bdf原理图的Qsys系统的顶层设计，请执行下列步骤：

  1. 在 Intel® Quartus® Prime软件的File菜单上，点击New。
  2. 选择Block Diagram/Schematic file，并点击OK。
    一个空的.bdf、Block1.bdf被打开。
  3. 在File菜单上，点击Save as。在Save As对话框，点击Save。
    Intel® Quartus® Prime软件自动将.bdf文件名设置成您的工程名。
  4. 右击blank.bdf，指向Insert，并点击Symbol，打开Symbol对话框。
  5. 展开Project，在Libraries下选择system，点击OK。
  6. 添加system.qip到工程。
  7. 将Altera PLL Reconfig实例上的reconfig_to_pll[63:0]总线连接到Altera PLL实例的reconfig_to_pll[63:0]总线。
  8. 将Altera PLL实例上的reconfig_from_pll[63:0]总线连接到Altera PLL Reconfig实例的reconfig_from_pll[63:0]总线。
  9. 定位Qsys系统组件，并点击Generate pins for Symbol Ports，自动添加管脚，以及编网到原理图符号。
  10. 将现有的管脚重命名为修改后和管脚名，如下：
    现有的管脚名称 修改后的管脚名称
    clk_clk inclk
    reset_reset_n reset_n
    pll_0_reset_reset areset
    pll_0_locked_export locked
    pll_0_outclk0_clk co_ouput
    pll_0_outclk1_clk c1_ouptut
    pll_0_outclk10_clk c10_ouptut
    pll_0_outclk5_clk c5_output
  11. 将pll_refclk_clk端口连接到inclk管脚。
  12. 在File菜单上，单击Save。
  13. 在Project菜单上，单击Set as Top-Level Entity。
  14. 对设计中的所有管脚分配I/O标准和管脚位置。
  15. 添加时序约束到.sdc文件来约束设计中的输入时钟。
  16. 编译设计。
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