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1.4.6. 设计实例5:.mif流重配置
这一设计实例与“设计实例1”相似,除了该设计实例使用Altera PLL Reconfig IP内核来演示fPLL的.mif流重配置。该设计实例包含了Altera PLL和Altera PLL Reconfig IP内核。fPLL综合了两个200.0 MHz的输出时钟,分别在C0和C1输出上相移0°和7.5°。输入参考时钟到fPLL为100 Mhz。
reset_SM管脚上的一个低脉冲开始了Avalon®写入操作来使能.mif流重配置。完成.mif流重配置后,C0和C1输出频率分别被更改为100 MHz和300 MHz。
要运行设计实例的测试,请执行以下步骤:
- 下载并恢复pll_mifstreaming.qar文件。
- 在设计中重新生成Altera PLL和Altera PLL Reconfig实例。
- 更改设计实例中的管脚分配和I/O标准来匹配您的硬件。
- 重新编译设计并确保您的设计在重新编译后不包含任何时序违规。
- 打开stgkp.stp文件,并下载.sof文件。
- 在reset_SM输入管脚上提供一个低脉冲以开始重配置。