AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

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ID 683640
日期 10/14/2019
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1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置 x
1.1. 28-nm器件中的小数分频PLL重配置 1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 1.3. 设计考量 1.4. 使用设计实例 1.5. 教程演练 1.6. AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置文档修订历史
1.1. 28-nm器件中的小数分频PLL重配置 x
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置 x
1.1.1.1. Altera PLL和Altera PLL Reconfig IP内核之间的连接性 1.1.1.2. 连接Altera PLL和Altera PLL Reconfig IP内核 1.1.1.3. Altera PLL Reconfig IP内核中的Avalon-MM信号 1.1.1.4. 寄存器和计数器设置 1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 1.1.1.6. .mif流重配置
1.1.1.4. 寄存器和计数器设置 x
1.1.1.4.1. 小数分频PLL动态重配置寄存器和设置 1.1.1.4.2. 读操作期间的计数器地址和位设置 1.1.1.4.3. 动态相移计数器和cnt_select (Dynamic_Phase_Shift[20:16])位设置
1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 x
1.1.1.5.1. 使用Avalon-MM接口的动态重配置的波形实例
1.1.1.6. .mif流重配置 x
1.1.1.6.1. 将 Intel® Quartus® Prime软件生成的两个.mif文件连接在一起 1.1.1.6.2. 使用Altera PLL Reconfig IP内核的.mif流重配置 1.1.1.6.3. .mif文件格式 1.1.1.6.4. .Mif流重配置操作码
1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 x
1.2.1. 使用Altera PLL IP内核执行动态相移 1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移
1.2.1. 使用Altera PLL IP内核执行动态相移 x
1.2.1.1. 使用Altera PLL IP内核的动态相移的波形实例 1.2.1.2. Altera PLL IP内核中的动态相移信号 1.2.1.3. 逻辑计数器位设置
1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移 x
1.2.2.1. 使用Altera PLL Reconfig IP内核的动态相移的波形实例
1.4. 使用设计实例 x
1.4.1. 软件要求 1.4.2. 设计实例1：使用Altera PLL Reconfig IP内核的PLL重配置对M、N和C计数器进行重配置 1.4.3. 设计实例2：使用Altera PLL Reconfig IP内核的PLL重配置来执行动态相移 1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 1.4.5. 设计实例4：使用Altera PLL IP内核的动态相移 1.4.6. 设计实例5：.mif流重配置
1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 x
1.4.4.1. Qsys系统和组件 1.4.4.2. Qsys的主要菜单命令 1.4.4.3. Qsys的子菜单命令
1.5. 教程演练 x
1.5.1. 创建一个新的 Intel® Quartus® Prime工程 1.5.2. 创建Qsys系统 1.5.3. 创建顶层设计文件 1.5.4. 结合Nios II SBT for Eclipse 1.5.5. 在硬件上验证设计
1.5.4. 结合Nios II SBT for Eclipse x
1.5.4.1. 添加测试码(Test Code)到Nios II SBT for Eclipse 1.5.4.2. 建立Nios II Project Settings
1.5.5. 在硬件上验证设计 x
1.5.5.1. 编译工程 1.5.5.2. 下载目标文件(Object File) 1.5.5.3. 使用Nios II SBT for Eclipse验证软件
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

1.3. 设计考量

使用fPLL重配置时，必须要考虑以下信息：

  • 更改预缩放和反馈计数器设置(M、N、MFRAC)、电荷泵/环路滤波器设置影响了小数分频PLL VCO频率，这可能要求小数分频PLL重新锁定参考时钟。
  • 更改M计数器相移设置，相对于小数分频PLL参考时钟，更改输出时钟的相位关系，这也要求小数分频PLL重新锁定。虽然更改预缩放和反馈计数器设置(M、N)的具体影响取决于对设置的更改，但是任何更改都要求重新锁定。
  • 添加使用M计数器相移设置的相移，相对于参考时钟，拉入所有小数分频PLL时钟输出。这有效地添加了负相移，因为M计数器在反馈路径中。
  • 对回路元件(M、N、MFRAC、M计数器相位、Icp、R、C)作出更改时，Altera建议使用ALTCLKCTRL IP内核中可用的clkena信号对逻辑阵列禁用小数分频PLL输出。这一建议在小数分频PLL重新获得锁定时，消除了超出频率状态影响系统逻辑的可能性。
  • 更改K计数器值仅在重配置之前，PLL处于小数分频模式下才有效。
  • 更改后缩放计数器(C)和相位不会影响小数分频PLL锁定状态或者VCO频率。相移的分辨率是VCO频率的函数，其中最小的增量步长等于1/8个VCO周期。
  • Altera建议如果输出时钟之间的相位关系很重要，就使用areset信号重新同步小数分频PLL。始终在每个mgmt_reset操作后，或者在每个fPLL重配置过程后置位areset信号，重新初始化fPLL锁定过程。
  • 小数分频PLL重配置接口支持自由运行的mgmt_clk信号，消除了精确控制mgmt_clk信号开始和停止的需要。
  • 更改M或N计数器值影响所有输出时钟频率。
  • 也可以单独地重配置C计数器。
  • 即使C计数器设为1，并且使能了旁路，您也可以执行相移。
  • 当PLL含有两个输出时钟，其中在时钟之间的初始相移为0°时，Fitter自动综合优化移除了第二个时钟。为了避免时钟被合并，Altera建议手动地对共享相同频率和相移的每个PLL输出计数器执行位置约束。
  • 回读计数器操作需要至少三个scanclk周期延迟。
  • 在waitrequest模式下，当PLL重配置完成后，置低mgmt_waitrequest信号。如果在重配置完成后失锁PLL，就要再次置位mgmt_waitrequest信号，直到锁定PLL。在PLL重配置完成后，但在PLL失锁前，当mgmt_waitrequest信号被置低时，可能会有一个短暂期。Altera建议在执行新的Avalon读或写操作之前，留出足够的时间让PLL在PLL重配置完成后进行锁定。
  • 在轮询模式下，当PLL重配置完成时，状态寄存器从0 (busy)更改为1 (ready)。如果在重配置完成后失锁PLL，那么状态寄存器将处于0 (busy)，直到锁定PLL。在PLL重配置完成后，但在PLL失锁前，当状态寄存器处于1 (ready)时，可能会有一个短暂期。Altera建议在执行新的Avalon读或写操作之前，留出足够的时间让PLL在PLL重配置完成后进行锁定。
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