AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

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ID 683640
日期 10/14/2019
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1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置 x
1.1. 28-nm器件中的小数分频PLL重配置 1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 1.3. 设计考量 1.4. 使用设计实例 1.5. 教程演练 1.6. AN 661: 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置文档修订历史
1.1. 28-nm器件中的小数分频PLL重配置 x
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置
1.1.1. 使用 Intel® Quartus® Prime软件在28-nm器件上实现小数分频PLL重配置 x
1.1.1.1. Altera PLL和Altera PLL Reconfig IP内核之间的连接性 1.1.1.2. 连接Altera PLL和Altera PLL Reconfig IP内核 1.1.1.3. Altera PLL Reconfig IP内核中的Avalon-MM信号 1.1.1.4. 寄存器和计数器设置 1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 1.1.1.6. .mif流重配置
1.1.1.4. 寄存器和计数器设置 x
1.1.1.4.1. 小数分频PLL动态重配置寄存器和设置 1.1.1.4.2. 读操作期间的计数器地址和位设置 1.1.1.4.3. 动态相移计数器和cnt_select (Dynamic_Phase_Shift[20:16])位设置
1.1.1.5. 使用Avalon-MM接口重配置小数分频PLL设置 x
1.1.1.5.1. 使用Avalon-MM接口的动态重配置的波形实例
1.1.1.6. .mif流重配置 x
1.1.1.6.1. 将 Intel® Quartus® Prime软件生成的两个.mif文件连接在一起 1.1.1.6.2. 使用Altera PLL Reconfig IP内核的.mif流重配置 1.1.1.6.3. .mif文件格式 1.1.1.6.4. .Mif流重配置操作码
1.2. Intel® Quartus® Prime软件中的小数分频PLL动态相移 x
1.2.1. 使用Altera PLL IP内核执行动态相移 1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移
1.2.1. 使用Altera PLL IP内核执行动态相移 x
1.2.1.1. 使用Altera PLL IP内核的动态相移的波形实例 1.2.1.2. Altera PLL IP内核中的动态相移信号 1.2.1.3. 逻辑计数器位设置
1.2.2. 使用Altera PLL Reconfig IP内核执行动态相移 x
1.2.2.1. 使用Altera PLL Reconfig IP内核的动态相移的波形实例
1.4. 使用设计实例 x
1.4.1. 软件要求 1.4.2. 设计实例1：使用Altera PLL Reconfig IP内核的PLL重配置对M、N和C计数器进行重配置 1.4.3. 设计实例2：使用Altera PLL Reconfig IP内核的PLL重配置来执行动态相移 1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 1.4.5. 设计实例4：使用Altera PLL IP内核的动态相移 1.4.6. 设计实例5：.mif流重配置
1.4.4. 设计实例3：使用Qsys设计流程的Altera PLL Reconfig IP内核的PLL重配置 x
1.4.4.1. Qsys系统和组件 1.4.4.2. Qsys的主要菜单命令 1.4.4.3. Qsys的子菜单命令
1.5. 教程演练 x
1.5.1. 创建一个新的 Intel® Quartus® Prime工程 1.5.2. 创建Qsys系统 1.5.3. 创建顶层设计文件 1.5.4. 结合Nios II SBT for Eclipse 1.5.5. 在硬件上验证设计
1.5.4. 结合Nios II SBT for Eclipse x
1.5.4.1. 添加测试码(Test Code)到Nios II SBT for Eclipse 1.5.4.2. 建立Nios II Project Settings
1.5.5. 在硬件上验证设计 x
1.5.5.1. 编译工程 1.5.5.2. 下载目标文件(Object File) 1.5.5.3. 使用Nios II SBT for Eclipse验证软件
1. 使用Altera PLL和Altera PLL Reconfig IP内核实现小数分频PLL重配置

1.4.5. 设计实例4：使用Altera PLL IP内核的动态相移

警告：
这一设计实例仅受到 Intel® Quartus® Prime 13.1和后续版本的支持，这是由于IP从物理计数器更新为逻辑计数器。

该设计实例使用5SGXEA7器件。它包含了AlteraPLL IP内核。fPLL综合了两个233.34 MHz的输出时钟，分别在C0和C1输出上相移0 ps和107 ps。输入参考时钟到fPLL为100 MHz。Altera PLL IP内核连接到一个状态机来执行直接动态相移操作。rest_sm输入管脚上的一个低脉冲开始了直接动态相移序列。

要运行设计实例的测试，请执行以下步骤：

  1. 下载并恢复pll_dynamicphaseshift.qar文件。
  2. 在设计中重新生成Altera PLL实例。
  3. 更改设计实例中的管脚分配和I/O标准来匹配您的设计。
  4. 重新编译设计并确保该设计在编译后不包含任何违规。
  5. 打开.stp文件，并下载.sof文件。
  6. 在reset_sm输入管脚上提供一个低脉冲以开始动态相移。
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