Intel® Agilex™ 硬核处理器系统组件参考手册

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ID 683581
日期 9/30/2019
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文档目录
文档目录 x
1. Intel® Agilex™ 硬核处理器系统组件简介 2. 配置 Intel® Agilex™ 硬核处理器系统组件
1. Intel® Agilex™ 硬核处理器系统组件简介 x
1.1. Cortex*-A53 MPCore* 处理器 1.2. CoreSight* 调试组件 1.3. 互连 1.4. FPGA桥接 1.5. 存储控制器 1.6. 支持外设 1.7. HPS组件介绍修订历史
1.6. 支持外设 x
1.6.1. 接口外设 1.6.2. 片上存储器
2. 配置 Intel® Agilex™ 硬核处理器系统组件 x
2.1. 参数化HPS组件 2.2. FPGA接口 2.3. HPS时钟和复位 2.4. HPS EMIF 2.5. I/O延迟 2.6. Pin MUX和外设 2.7. 生成和编译HPS组件 2.8. 使用Address Span Extender组件 2.9. 配置HPS组件修订历史
2.2. FPGA接口 x
2.2.1. 通用接口 2.2.2. HPS-FPGA AXI桥接 2.2.3. HPS引导源 2.2.4. DMA控制器接口 2.2.5. 中断
2.2.1. 通用接口 x
2.2.1.1. 使能MPU Standby和Event接口 2.2.1.2. 使能通用信号 2.2.1.3. 使能调试APB接口 2.2.1.4. 使能System Trace Macrocell (STM) Hardware Events 2.2.1.5. 使能FPGA交叉触发接口 2.2.1.6. 使能DDR Arm* Trace Bus (ATB)
2.2.2. HPS-FPGA AXI桥接 x
2.2.2.1. FPGA-to-HPS从接口 2.2.2.2. HPS至FPGA AXI-4主接口 2.2.2.3. 轻型HPS至FPGA主接口
2.2.5. 中断 x
2.2.5.1. FPGA-to-HPS 2.2.5.2. HPS-to-FPGA
2.3. HPS时钟和复位 x
2.3.1. 输入时钟 2.3.2. 内部时钟和输出时钟 2.3.3. 复位
2.3.1. 输入时钟 x
2.3.1.1. 外部时钟源 2.3.1.2. FPGA-to-HPS时钟源 2.3.1.3. 外设FPGA时钟
2.3.2. 内部时钟和输出时钟 x
2.3.2.1. 主PLL输出时钟–所需频率 2.3.2.2. HPS至FPGA用户时钟 2.3.2.3. HPS外设时钟–所需频率 2.3.2.4. 时钟源 2.3.2.5. PLL报告
2.6. Pin MUX和外设 x
2.6.1. Pin Mux GUI 2.6.2. Pin Mux Report 2.6.3. EMAC ptp Interface
2.6.1. Pin Mux GUI x
2.6.1.1. Auto-Place IP 2.6.1.2. Advanced
1. Intel® Agilex™ 硬核处理器系统组件简介
2. 配置 Intel® Agilex™ 硬核处理器系统组件

2.5. I/O延迟

I/O Delays选项卡是HPS组件5个选项卡中的第4个，其允许将可选延迟链添加到任何48个HPS专用I/O管脚的输入和输出。每个下拉菜单都支持在相应I/O管脚的如下选项之间进行选择：
  • Zero_chain_dly—输入或输出信号旁路延迟链
  • Chain_dly—输入或输出信号通过最小延迟链路径
  • One_chain_dly to thirty_chain_dly—输入或输出信号经过1到30个延迟链，以及最小延迟链路径
图 21.  Platform Designer I/O延迟
图 22. 3-Chain-Delays示例

有关延迟时序的更多信息，请参阅 Intel® Agilex™ 器件数据表。

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