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开启Enable HPS-to-FPGA User0 clock或Enable HPS-to-FPGA User1 clock选项,使能两个可用HPS PLL其中之一输出到FPGA。可将用户时钟连接到在FPGA中例化的逻辑。使能HPS-to-FPGA用户时钟后,时钟频率字段显示基于所选器件速率级别而默认的用户时钟最高频率。用户时钟可手动改写,并从外设PLL或主PLL生成。